JPH02226458A - 並列処理計算機パイプライン処理方式 - Google Patents
並列処理計算機パイプライン処理方式Info
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- JPH02226458A JPH02226458A JP4765489A JP4765489A JPH02226458A JP H02226458 A JPH02226458 A JP H02226458A JP 4765489 A JP4765489 A JP 4765489A JP 4765489 A JP4765489 A JP 4765489A JP H02226458 A JPH02226458 A JP H02226458A
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- Japan
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- instruction
- processing
- pipeline
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
並列処理計算機における各プロセッサ内部の処理をパイ
プライン処理によって実行する・ｌｆｆ１列処理計算機
パイプライン処理方式に関し。
プライン処理によって実行する・ｌｆｆ１列処理計算機
パイプライン処理方式に関し。
パイプライン処理によっ′ζ高速化を図ると共に他プロ
セツサからの頻繁な割り込み処理にも効−暫よく対処で
きるようにすることを目的としており。
セツサからの頻繁な割り込み処理にも効−暫よく対処で
きるようにすることを目的としており。
ｎ段のステージに区分させて構成されるパイプライン処
理の入力側に、互に異なる複数個のブロセスを交替で受
入れる命令スイッチ回路を設けると共に、上記ステージ
に対応してプロセスフラグをもうけるようにし１例えば
分岐命令の実行などに当って非所望にキャンセルされる
ステージ処理結果を少なくした構成をもっている。
理の入力側に、互に異なる複数個のブロセスを交替で受
入れる命令スイッチ回路を設けると共に、上記ステージ
に対応してプロセスフラグをもうけるようにし１例えば
分岐命令の実行などに当って非所望にキャンセルされる
ステージ処理結果を少なくした構成をもっている。
本発明は、並列処理計算機における各プロセッサ内部の
処理をパイプライン処理によって実行する並列処理計算
機パイプライン処理方式に関する。
処理をパイプライン処理によって実行する並列処理計算
機パイプライン処理方式に関する。
従来、並列処理計算機は数値計算などの比較的単調な演
算を高速化するためのものとして実現されてきた。しか
し、近年１人工知能の分野などのデータに依存した処理
方法が考府され、上記並列処理計算機を用いることが考
慮されつつある。この場合、パイプライン処理を導入し
ようとすると。
算を高速化するためのものとして実現されてきた。しか
し、近年１人工知能の分野などのデータに依存した処理
方法が考府され、上記並列処理計算機を用いることが考
慮されつつある。この場合、パイプライン処理を導入し
ようとすると。
他プロセツサからの非同期な割り込みなどのためにパイ
プラインの流れが乱れ、効率が上らないことが生じる。
プラインの流れが乱れ、効率が上らないことが生じる。
パイプライン処理は、従来から処理の高速化の手法とし
て広く用いられているが２分岐処理が必要となった場合
やレジスタの使用状況からの制約などが生じた場合に、
パイプラインの正常な流れが乱される。
て広く用いられているが２分岐処理が必要となった場合
やレジスタの使用状況からの制約などが生じた場合に、
パイプラインの正常な流れが乱される。
第５図は分岐処理の態様を示し、第６図は代入順序の制
約時の態様を示している。
約時の態様を示している。
第５図においては、ｎ＝４のステージからなるパイプラ
イン処理の場合が示されており１図示の命令ｌｏｔが分
岐命令であって分岐が生じたことが時刻Ｔ、において判
明したとする場合が示されている。この場合には１図示
のり【】＜、命令１０２゜命令１０３．命令１０４がキ
ャンセルされ、これら各命令に関して時刻Ｔ０以前に行
われた処理が無駄となる。なお命令１０５は分岐先の命
令である。
イン処理の場合が示されており１図示の命令ｌｏｔが分
岐命令であって分岐が生じたことが時刻Ｔ、において判
明したとする場合が示されている。この場合には１図示
のり【】＜、命令１０２゜命令１０３．命令１０４がキ
ャンセルされ、これら各命令に関して時刻Ｔ０以前に行
われた処理が無駄となる。なお命令１０５は分岐先の命
令である。
第６図はインターロックが生している状態が示されてお
り１図示命令１０７において命令１０６の第４フエーズ
で計算した結果の値を使用することになっているために
待たされた場合を示している。
り１図示命令１０７において命令１０６の第４フエーズ
で計算した結果の値を使用することになっているために
待たされた場合を示している。
第５図図示の如く、パイプラインが一般にｎ段のとき２
分岐が起ると、すでにパイプラインに入って実行が開始
されているｎ−１段の命令は実行が直ちに中断され１分
岐先の命令に飛び、そこから実行が開始される。その時
無駄になったｎ−１段の命令はパイプラインの効率を落
とす原因となる。また第６図図示の如く、第１フエーズ
が一つ前の第４フエーズで計算した値を使うために、計
算終了まで待たされる例である。この場合もパイプライ
ンの流れが詰まり２効率を落とす原因となる。
分岐が起ると、すでにパイプラインに入って実行が開始
されているｎ−１段の命令は実行が直ちに中断され１分
岐先の命令に飛び、そこから実行が開始される。その時
無駄になったｎ−１段の命令はパイプラインの効率を落
とす原因となる。また第６図図示の如く、第１フエーズ
が一つ前の第４フエーズで計算した値を使うために、計
算終了まで待たされる例である。この場合もパイプライ
ンの流れが詰まり２効率を落とす原因となる。
このように、パイプライン処理は、パイプライン中の命
令が独立である場合には、非常に効率がよいが１分岐命
令やインターロックなど、パイプラインの流れが乱れる
場合は処理効率が低下する。
令が独立である場合には、非常に効率がよいが１分岐命
令やインターロックなど、パイプラインの流れが乱れる
場合は処理効率が低下する。
これは１人工知能をはじめとした１条件判断や分岐処理
が多い応用に対して、パイプライン処理が理論上の効率
を上げられない原因となっている。
が多い応用に対して、パイプライン処理が理論上の効率
を上げられない原因となっている。
一方、近年盛んな並列処理技術と組み合わせると、他の
プロセッサからの非同期の割り込みなどのために、頻繁
に割り込み処理を実行する必要がある。これもまた２分
岐と同様パイプラインの流れを乱すため、効率が上がら
ない理由となる。
プロセッサからの非同期の割り込みなどのために、頻繁
に割り込み処理を実行する必要がある。これもまた２分
岐と同様パイプラインの流れを乱すため、効率が上がら
ない理由となる。
本発明は、パイプライン処理によって高速化を図ると共
に５他プロセツサからの頻繁な削り込み処理にも効率よ
く対処できるようにすることを目的としている。
に５他プロセツサからの頻繁な削り込み処理にも効率よ
く対処できるようにすることを目的としている。
第１図は本発明の原理構成図を示す。図中の符号１は命
令バス、２−１．２−２は夫々命令バッファであって夫
々異なるプロセスに対応する命令がセットされるものを
表わしている。３は命令スイッチ回路であって、パイプ
ライン処理５０の入力側にもうけられ、逐次互に異なっ
たプロセスの命令を受入れる。４はデコード回路、６は
メモリアドレス回路、８はキャッシュ読み出し回路１０
は実行回路であって５夫々パイプライン処理５０のステ
ージ処理に対応するものである。５゜７．９は夫々ステ
ージ間を区分するパイプラインレジスタ、５−１ ７−
１．９−１は人々ステージに対応してもうけられるプロ
セスフラグを表わしている。プロセスフラグ５−１．７
−１．９１は夫々対応するステージがいずれのプロセス
に対応する処理を行ったかを指示している。１１はプロ
セスの同一性をチェックする第１のチェック手段、１２
はレジスタの重複使用をチェックする第２のチェック手
段を表わしている。
令バス、２−１．２−２は夫々命令バッファであって夫
々異なるプロセスに対応する命令がセットされるものを
表わしている。３は命令スイッチ回路であって、パイプ
ライン処理５０の入力側にもうけられ、逐次互に異なっ
たプロセスの命令を受入れる。４はデコード回路、６は
メモリアドレス回路、８はキャッシュ読み出し回路１０
は実行回路であって５夫々パイプライン処理５０のステ
ージ処理に対応するものである。５゜７．９は夫々ステ
ージ間を区分するパイプラインレジスタ、５−１ ７−
１．９−１は人々ステージに対応してもうけられるプロ
セスフラグを表わしている。プロセスフラグ５−１．７
−１．９１は夫々対応するステージがいずれのプロセス
に対応する処理を行ったかを指示している。１１はプロ
セスの同一性をチェックする第１のチェック手段、１２
はレジスタの重複使用をチェックする第２のチェック手
段を表わしている。
第１図図示の場合には、２つのプロセスから夫々の命令
が命令バッファ２−１と２−２とにセットされる。命令
スイッチ回路３は、２つのプロセスの命令を交互に受入
れる。そして１例えば図示デコード回路４によるステー
ジにてデコードされた結果はパイプラインレジスタ５に
セットされるが、このとき当該ステージによってデコー
ドされた命令が２つのプロセスの中のいずれのプロセス
に属するものであるかについてプロセスフラグ５１にて
指示される。
が命令バッファ２−１と２−２とにセットされる。命令
スイッチ回路３は、２つのプロセスの命令を交互に受入
れる。そして１例えば図示デコード回路４によるステー
ジにてデコードされた結果はパイプラインレジスタ５に
セットされるが、このとき当該ステージによってデコー
ドされた命令が２つのプロセスの中のいずれのプロセス
に属するものであるかについてプロセスフラグ５１にて
指示される。
パイプライン処理の流れが正常な状態でない事態が生じ
た際に、チェック手段１１と１２とが上記事態の発生に
よって影響を受けるものが、いずれのステージに位置し
ているかを判定する。
た際に、チェック手段１１と１２とが上記事態の発生に
よって影響を受けるものが、いずれのステージに位置し
ているかを判定する。
実施例の説明に先立って１本発明の場合にどのような利
点があるかを説明しておく。
点があるかを説明しておく。
第７図は本発明の場合の分岐処理の態様を示しており、
第８図は本発明の場合の代入順序の制約時のａ様を示し
ている。
第８図は本発明の場合の代入順序の制約時のａ様を示し
ている。
第７図は、第５図図示の場合と対応しているが第１のプ
ロセスＰｉの命令１０１が時刻Ｔ０において分岐した場
合を表わしている。この場合に。
ロセスＰｉの命令１０１が時刻Ｔ０において分岐した場
合を表わしている。この場合に。
４段のステージよりなるパイプライン処理上に入力され
ている命令は、第１のプロセスに属する命令１０１と命
令１０２と共に、第ＯのプロセスＰＯに属する命令１０
１’と命令１０２′とである。このために１分岐処理が
発生したことによって無駄となる命令は命令１０２のみ
であり、第５図図示の従来の場合にくらべて効率がよい
。
ている命令は、第１のプロセスに属する命令１０１と命
令１０２と共に、第ＯのプロセスＰＯに属する命令１０
１’と命令１０２′とである。このために１分岐処理が
発生したことによって無駄となる命令は命令１０２のみ
であり、第５図図示の従来の場合にくらべて効率がよい
。
また第８図は、第６図図示の場合と対応しているが、第
１のプロセスに属する命令１０６と命令１０７との間に
１第Ｏのプロセスに属する命令１０６′が存在している
。この結果、命令＋０６と命令＋０７との間で生じたイ
ンターロックに伴なう無駄は１つになり効率が向−ヒす
る。
１のプロセスに属する命令１０６と命令１０７との間に
１第Ｏのプロセスに属する命令１０６′が存在している
。この結果、命令＋０６と命令＋０７との間で生じたイ
ンターロックに伴なう無駄は１つになり効率が向−ヒす
る。
第２図は本発明の実施例の構成、第３図は分岐処理時の
対策を説明する図、第４図は実施例要部の構成を示して
いる。
対策を説明する図、第４図は実施例要部の構成を示して
いる。
第２図図示の符号１，２．５．５−１．７．７＝１．
９． ９−１は夫々第１図に対応しており。
９． ９−１は夫々第１図に対応しており。
４’、 ６’、 ８’、 ｌ Ｏ’は夫々第１図
図示の４． ６． ８゜ＩＯと同等部分であり、１３は
パイプラインレジスタ、１４はプロセスフラグ、１５は
第１のプロセスに対応するプログラムカウンタ、１６は
第Ｏのプロセスに対応するプログラムカウンタ、１７は
命令実行に当って使用されるレジスタ変換部を示してい
る。なお、第１図に示される命令スイッチ回路３は、第
２図においては、プログラムカウンタ１５と１６との内
容を交互に用いてパイプライン処理に取入れることを示
すことによって、省略されている。
図示の４． ６． ８゜ＩＯと同等部分であり、１３は
パイプラインレジスタ、１４はプロセスフラグ、１５は
第１のプロセスに対応するプログラムカウンタ、１６は
第Ｏのプロセスに対応するプログラムカウンタ、１７は
命令実行に当って使用されるレジスタ変換部を示してい
る。なお、第１図に示される命令スイッチ回路３は、第
２図においては、プログラムカウンタ１５と１６との内
容を交互に用いてパイプライン処理に取入れることを示
すことによって、省略されている。
第２図図示の場合には、パイプライン処理は＋１１
デコードならびにアドレスレジスタ読み出しく２）
メモリアドレス計算ならびにアドレス出力（３） キ
ャッシュタグ引きならびに演算用レジスタ読み出し く４） 命令実行 の４フエーズの場合をとっている。また、デコードの前
にある命令バッファは命令のフェッチサイクル（先読み
）に使われる。
デコードならびにアドレスレジスタ読み出しく２）
メモリアドレス計算ならびにアドレス出力（３） キ
ャッシュタグ引きならびに演算用レジスタ読み出し く４） 命令実行 の４フエーズの場合をとっている。また、デコードの前
にある命令バッファは命令のフェッチサイクル（先読み
）に使われる。
第２図図示の場合には、第１のプロセスに属する命令が
、命令実行１０′と、アドレス計算と出力６′とにあり
、第０のプロセスに属する命令がキャッシュ読み出しと
レジスタ読み出し８′とデコードとアドレスレジスタ読
み出し４′とに位置している。
、命令実行１０′と、アドレス計算と出力６′とにあり
、第０のプロセスに属する命令がキャッシュ読み出しと
レジスタ読み出し８′とデコードとアドレスレジスタ読
み出し４′とに位置している。
そして２次に第１のプロセスに属する命令がパイプライ
ンレジスタ１３にセットされる状況にある。
ンレジスタ１３にセットされる状況にある。
なお、メモリアドレスの計算に当っては、夫々のプロセ
スに対応するプログラムカウンタ１５１６の内容を用い
るようにされる。
スに対応するプログラムカウンタ１５１６の内容を用い
るようにされる。
第２図図示の場合には、第１のプロセスに属する命令が
命令実行１０’において実行される際のレジスタＲ３と
レジスタＲ２として、第４図（Ｂ）を参照して後述され
る如く、レジスタＲ１とレジスタＲ１１とを用いるよう
にされる。また第０のプロセスに属する命令が実行され
る際のレジスタＲとレジスタＲ２として、レジスタＲＯ
ＩとレジスタＲ。オとを用いるようにされる。このよう
にするために、第１のプロセスに属する命令が命令実行
１０′において処理される際に２図示レジスタ変換部１
７によって。
命令実行１０’において実行される際のレジスタＲ３と
レジスタＲ２として、第４図（Ｂ）を参照して後述され
る如く、レジスタＲ１とレジスタＲ１１とを用いるよう
にされる。また第０のプロセスに属する命令が実行され
る際のレジスタＲとレジスタＲ２として、レジスタＲＯ
ＩとレジスタＲ。オとを用いるようにされる。このよう
にするために、第１のプロセスに属する命令が命令実行
１０′において処理される際に２図示レジスタ変換部１
７によって。
Ｃｏｐｙ Ｒ，１ｔｏ Ｒ目
が生じ２次の第０のプロセスに属する命令に対して
ｃｏｐｙＲｏ＋ｔｏＲｏｔ
が生じるようにされる。
このために、２つのプロセスに属する命令が同一の命令
に該当する場合であっても異なるレジスタが使用される
こととなり、互に非所望な影響を受けることがない。
に該当する場合であっても異なるレジスタが使用される
こととなり、互に非所望な影響を受けることがない。
また第２図図示の構成の場合には、同じプ１コセスの命
令が、パイプライン処理−ヒの連続したステージに位置
することがないために、インターロックが発生する顧度
が少なくなる。
令が、パイプライン処理−ヒの連続したステージに位置
することがないために、インターロックが発生する顧度
が少なくなる。
第３図における符号は第２図に対応している。
図示の場合には、命令実行１０′において実行された命
令が、第１のプロセスに属するものであって分岐が生し
た場合を表わしている。当該分岐が生したことに対応し
て、第１のプロセスに属する命令がアドレス計算と出力
６′に存在することが判り。
令が、第１のプロセスに属するものであって分岐が生し
た場合を表わしている。当該分岐が生したことに対応し
て、第１のプロセスに属する命令がアドレス計算と出力
６′に存在することが判り。
キャンセルされる。そして１分岐先アドレスは第１のプ
ロセスの側に対して与えられる。したがって、パイプラ
イン処理における無駄が減少する。
ロセスの側に対して与えられる。したがって、パイプラ
イン処理における無駄が減少する。
第４図は実施例要部構成を示す。第４１Ｄ（Ａ）は第１
図図示のパイプラインレジスタ５とプロセスフラグ５−
１とに対応する部分を示しておりプロセスを識別するた
めの例えば１ビツトがプロセスフラグ５−１にセントさ
れる。
図図示のパイプラインレジスタ５とプロセスフラグ５−
１とに対応する部分を示しておりプロセスを識別するた
めの例えば１ビツトがプロセスフラグ５−１にセントさ
れる。
第４図（Ｂ）は第２図図示のレジスタ変換部１７に対応
する部分を示している。例えば第２図図示のレジスタＲ
２を示すレジスタ番号＋７−１とその際のプロセスフラ
グ１７−２とがレジスタ番号変換器１７−３にてマージ
され、実際に使用するレジスタ番号１７−４を得る。
する部分を示している。例えば第２図図示のレジスタＲ
２を示すレジスタ番号＋７−１とその際のプロセスフラ
グ１７−２とがレジスタ番号変換器１７−３にてマージ
され、実際に使用するレジスタ番号１７−４を得る。
第４図（Ｃ）は命令をキャンセルする処理の構成例を示
す。図示の場合７命令実行１０’のフェーズにある命令
のプロセスフラグ２１と、夫々のステージにおいて実行
している命令のプロセスフラグ２２とが比較器２４にお
いて比較されている。
す。図示の場合７命令実行１０’のフェーズにある命令
のプロセスフラグ２１と、夫々のステージにおいて実行
している命令のプロセスフラグ２２とが比較器２４にお
いて比較されている。
そして、第１図図示の第１のチェック手段１１などから
キャンセル信号２３が供給されたとき、比較器２４の出
力が一致を出力したとき、当該ステージに位置した命令
はキャンセルされる。この場合、パイプラインレジスタ
２５ （第３図図示のパイプラインレジスタ７に相当す
る如きもの）におけるキャンセルビット２６に論理「１
」をセットし、当該処理結果のものがキャンセルされる
べきもので命令実行フェーズにおいて実行すべきでない
ことが指示される。
キャンセル信号２３が供給されたとき、比較器２４の出
力が一致を出力したとき、当該ステージに位置した命令
はキャンセルされる。この場合、パイプラインレジスタ
２５ （第３図図示のパイプラインレジスタ７に相当す
る如きもの）におけるキャンセルビット２６に論理「１
」をセットし、当該処理結果のものがキャンセルされる
べきもので命令実行フェーズにおいて実行すべきでない
ことが指示される。
上述した本発明の構成の場合には、並列処理計算機にお
いて、速度カ月／ｐのプロセッサがｐ台動いているよう
に見える。もし、２つのプロセスがキャッシュメモリに
おける共通のキャッシュブロックを多数持つ場合には、
キャッシュのミスヒントが少なくなり、実際に速度がｌ
／ｐのプロセッサを９台用意した場合よりも効率が向上
する。
いて、速度カ月／ｐのプロセッサがｐ台動いているよう
に見える。もし、２つのプロセスがキャッシュメモリに
おける共通のキャッシュブロックを多数持つ場合には、
キャッシュのミスヒントが少なくなり、実際に速度がｌ
／ｐのプロセッサを９台用意した場合よりも効率が向上
する。
このため、並列処理を前提とした応用に大きなコストパ
フォーマンスの向上をもたらす。
フォーマンスの向上をもたらす。
更に並列処理における最も１１ｆｔ要な要件に通イδと
同期がある。もしも、２つのプロセスが通イ３を行う場
合には次のようなメリットがある。
同期がある。もしも、２つのプロセスが通イ３を行う場
合には次のようなメリットがある。
並列キャッシュシステムなどのように複数のキャッシュ
間で矛盾を起こさないような制御をしている場合では５
並列に動作するキャッシュ間での転送が入るので、キャ
ッシュのヒント率が下ってしまう。しかし１本発明の場
合には、同しブ１１セッサで実行している訳であるから
キャッシュを共有しているので、メモリ上のデータ通信
手法を用いてもキャッシュのヒント率は落ちない。
間で矛盾を起こさないような制御をしている場合では５
並列に動作するキャッシュ間での転送が入るので、キャ
ッシュのヒント率が下ってしまう。しかし１本発明の場
合には、同しブ１１セッサで実行している訳であるから
キャッシュを共有しているので、メモリ上のデータ通信
手法を用いてもキャッシュのヒント率は落ちない。
ただしこれは、共有レジスタを用いたプＬ１センサ内部
の通信が行われることを排除するものではない。
の通信が行われることを排除するものではない。
以上説明した如く１本発明によれば２人工知能等の、プ
ロセス間で密接な関係を持つ場合が多いと思われる応用
に対し、並列化をパイプライン中に持ち込むことによっ
て９分岐時等のパイプライン中の無駄を軽減することが
可能となる。また。
ロセス間で密接な関係を持つ場合が多いと思われる応用
に対し、並列化をパイプライン中に持ち込むことによっ
て９分岐時等のパイプライン中の無駄を軽減することが
可能となる。また。
キャンシュシステムの共有などから１通信を生体とする
応用に対してヒント率の向上が期待できる。
応用に対してヒント率の向上が期待できる。
また、インターロックが発生しにくいので、バイパスな
どの配線が最小となる。
どの配線が最小となる。
第１図は本発明の原理構成図、第２図は本発明の実施例
構成、第３図は分岐処理時の対策を説明する図、第４図
は実施例要部の構成、第５図は従来の場合の分岐処理の
ａ様、第６図は従来の場合の代入順序の制約時の態様、
第７図は本発明の場合の分岐処理のａ様、′ｆＩＢ図は
本発明の場合の代入順序の制約時の態様を示している。 図中、２は命令バッファ、３は命令スイッチ回路、５０
はパイプライン処理、５−１．７−１゜９−１．２７は
夫々プロセスフラグ、１１．１２は夫々チェック手段を
表わしている。
構成、第３図は分岐処理時の対策を説明する図、第４図
は実施例要部の構成、第５図は従来の場合の分岐処理の
ａ様、第６図は従来の場合の代入順序の制約時の態様、
第７図は本発明の場合の分岐処理のａ様、′ｆＩＢ図は
本発明の場合の代入順序の制約時の態様を示している。 図中、２は命令バッファ、３は命令スイッチ回路、５０
はパイプライン処理、５−１．７−１゜９−１．２７は
夫々プロセスフラグ、１１．１２は夫々チェック手段を
表わしている。
Claims (1)
- 【特許請求の範囲】 複数個の互に異なるプロセスがプロセス・プールに貯え
られ、当該プロセス・プールに保持される上記プロセス
を複数個のプロセッサが受取り、かつ各プロセッサがパ
イプライン処理によって上記プロセスを実行する並列処
理計算機において、上記パイプライン処理（５０）がｎ
段のステージに区分されて構成されると共に、 上記パイプライン処理（５０）の入力側に、互に異なる
複数個のプロセスを交替で受入れる命令スイッチ回路（
３）と、 上記パイプライン処理（５０）の上記夫々のステージに
対応して、当該自己ステージにおいて処理が行われてい
るプロセスがいずれのプロセスであるかを指示するプロ
セスフラグ（５−１、７−１、９−１）と、 上記パイプライン処理の正常な進行を妨げる状態の発生
に対応して、上記ステージにおけるプロセスフラグ（５
−１、７−１、９−１）をチェックするチェック手段（
１１ｏｒ１２）とをそなえ、上記パイプライン処理に対
して、複数個のプロセスを交替で受入れさせるようにし
た ことを特徴とする並列処理計算機パイプライン処理方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4765489A JPH02226458A (ja) | 1989-02-28 | 1989-02-28 | 並列処理計算機パイプライン処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4765489A JPH02226458A (ja) | 1989-02-28 | 1989-02-28 | 並列処理計算機パイプライン処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02226458A true JPH02226458A (ja) | 1990-09-10 |
Family
ID=12781241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4765489A Pending JPH02226458A (ja) | 1989-02-28 | 1989-02-28 | 並列処理計算機パイプライン処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02226458A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6529887B1 (en) * | 1998-07-17 | 2003-03-04 | Agency Of Industrial Science And Technology | Agent learning machine |
| US7853954B2 (en) | 2004-07-07 | 2010-12-14 | Kabushiki Kaisha Toshiba | Method and apparatus for preserving the context of tasks during task switching in a pipeline architecture |
| US8195922B2 (en) | 2005-03-18 | 2012-06-05 | Marvell World Trade, Ltd. | System for dynamically allocating processing time to multiple threads |
-
1989
- 1989-02-28 JP JP4765489A patent/JPH02226458A/ja active Pending
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