JPH1091441A - プログラム実行方法およびその方法を利用した装置 - Google Patents
プログラム実行方法およびその方法を利用した装置Info
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- JPH1091441A JPH1091441A JP8243884A JP24388496A JPH1091441A JP H1091441 A JPH1091441 A JP H1091441A JP 8243884 A JP8243884 A JP 8243884A JP 24388496 A JP24388496 A JP 24388496A JP H1091441 A JPH1091441 A JP H1091441A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30058—Conditional branch instructions
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Debugging And Monitoring (AREA)
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Abstract
(57)【要約】
【課題】 分岐遅延をサイクル単位で減らしても、分岐
判定回路にクリティカルパスが生じるため、クロック周
波数を上げにくかった。 【解決手段】 レジスタ群２６には複数の汎用レジスタ
Ｒ０、Ｒ１…がある。これらにはそれぞれフラグが併設
されている。例えば汎用レジスタＲ０に書き込むべきデ
ータがゼロである場合、そのデータの書込に併せてその
レジスタのフラグをセットする。以降、条件付分岐命令
で汎用レジスタＲ０のデータがゼロであるか否かを検査
したいとき、データを読み出して演算するのではなく、
フラグを見る。
判定回路にクリティカルパスが生じるため、クロック周
波数を上げにくかった。 【解決手段】 レジスタ群２６には複数の汎用レジスタ
Ｒ０、Ｒ１…がある。これらにはそれぞれフラグが併設
されている。例えば汎用レジスタＲ０に書き込むべきデ
ータがゼロである場合、そのデータの書込に併せてその
レジスタのフラグをセットする。以降、条件付分岐命令
で汎用レジスタＲ０のデータがゼロであるか否かを検査
したいとき、データを読み出して演算するのではなく、
フラグを見る。
Description
【０００１】
【発明の属する技術分野】この発明はプログラム実行方
法および装置に関する。この発明は特に、汎用レジスタ
をはじめとするデータ保持手段を利用するプログラム実
行方法、およびその方法を用いたプログラム実行装置に
関する。この発明は、一例としてパイプライン方式のマ
イクロプロセッサに適用することが可能である。
法および装置に関する。この発明は特に、汎用レジスタ
をはじめとするデータ保持手段を利用するプログラム実
行方法、およびその方法を用いたプログラム実行装置に
関する。この発明は、一例としてパイプライン方式のマ
イクロプロセッサに適用することが可能である。
【０００２】
【従来の技術】ＲＩＳＣ（Reduced Instruction Set Co
mputer）型のシングルチップ・マイクロプロセッサは、
各種用途において高い処理性能、低い消費電力および小
さい実装面積を同時に実現するデバイスである。こうし
たマイクロプロセッサは内部のデータ処理の方式として
パイプライン方式を採用することが多い。この方式では
処理を複数のステージに分け、複数の命令の処理をそれ
ぞれ異なるステージで同時進行することにより、処理の
高速化を図ることができる。したがって、パイプライン
処理の流れを乱す分岐命令の処理に対する配慮は、マイ
クロプロセッサの設計上、重要項目のひとつであること
が認識されている。
mputer）型のシングルチップ・マイクロプロセッサは、
各種用途において高い処理性能、低い消費電力および小
さい実装面積を同時に実現するデバイスである。こうし
たマイクロプロセッサは内部のデータ処理の方式として
パイプライン方式を採用することが多い。この方式では
処理を複数のステージに分け、複数の命令の処理をそれ
ぞれ異なるステージで同時進行することにより、処理の
高速化を図ることができる。したがって、パイプライン
処理の流れを乱す分岐命令の処理に対する配慮は、マイ
クロプロセッサの設計上、重要項目のひとつであること
が認識されている。
【０００３】図３は従来一般的なマイクロプロセッサの
パイプライン処理の様子を示す図である。同図において
各クロックに対応する処理がそれぞれ異なるステージで
あり、この例では５種類のステージを経て１つの命令の
処理が完了する。ここで５種類のステージをＩＦ、Ｉ
Ｄ、ＥＸ、ＭＥＭ、ＷＢと表記し、それぞれ命令フェッ
チ、命令解読（およびレジスタの読み出し）、演算、メ
モリアクセス、レジスタ群に対する必要なデータの書き
戻しに当たるとする。
パイプライン処理の様子を示す図である。同図において
各クロックに対応する処理がそれぞれ異なるステージで
あり、この例では５種類のステージを経て１つの命令の
処理が完了する。ここで５種類のステージをＩＦ、Ｉ
Ｄ、ＥＸ、ＭＥＭ、ＷＢと表記し、それぞれ命令フェッ
チ、命令解読（およびレジスタの読み出し）、演算、メ
モリアクセス、レジスタ群に対する必要なデータの書き
戻しに当たるとする。
【０００４】いま命令１が分岐命令であり、その命令で
参照される汎用レジスタのデータがゼロのとき分岐が生
じるとする。汎用レジスタのデータがゼロであるか否か
は、通常ＥＸステージの演算で判明する。このため、実
際に分岐する場合、分岐先アドレスの命令メモリに対す
るフェッチは命令１のＥＸステージ（図中斜線を付与）
の終了と同時にＩＦステージ（図中斜線を付与）が始ま
る命令、すなわち命令４となる。したがってこの構成で
は分岐遅延は２サイクルである。分岐遅延とは、分岐命
令を処理するサイクルから、実際に分岐先の命令の処理
を開始するサイクルの間に含まれるサイクル（ここでは
命令２、３のサイクル）の数をいう。この数が大きいほ
ど分岐に伴うペナルティが大きくなり、高速処理の障害
となる。
参照される汎用レジスタのデータがゼロのとき分岐が生
じるとする。汎用レジスタのデータがゼロであるか否か
は、通常ＥＸステージの演算で判明する。このため、実
際に分岐する場合、分岐先アドレスの命令メモリに対す
るフェッチは命令１のＥＸステージ（図中斜線を付与）
の終了と同時にＩＦステージ（図中斜線を付与）が始ま
る命令、すなわち命令４となる。したがってこの構成で
は分岐遅延は２サイクルである。分岐遅延とは、分岐命
令を処理するサイクルから、実際に分岐先の命令の処理
を開始するサイクルの間に含まれるサイクル（ここでは
命令２、３のサイクル）の数をいう。この数が大きいほ
ど分岐に伴うペナルティが大きくなり、高速処理の障害
となる。
【０００５】「コンピュータ・アーキテクチャ −設計
・実現・評価の定量的アプローチ−」（David A.Patter
son, John L.Hennessy著、日経ＢＰ社発行）の２６２〜
２６４ページには、上述の分岐遅延を低減する技術が提
案されている。図４は同文献で論じれる仮想的なマイク
ロプロセッサＤＬＸの分岐判定回路を示す。ＤＬＸで
は、レジスタ群２と演算部４の間にレジスタのデータが
ゼロであるか否かを判定するゼロ判定部６と、その判定
結果をもとに分岐の有無を判定する分岐判定部８が設け
られている。分岐の有無はＩＦステージを構成する回路
に伝えられ、つぎにフェッチすべき命令アドレスが確定
する。
・実現・評価の定量的アプローチ−」（David A.Patter
son, John L.Hennessy著、日経ＢＰ社発行）の２６２〜
２６４ページには、上述の分岐遅延を低減する技術が提
案されている。図４は同文献で論じれる仮想的なマイク
ロプロセッサＤＬＸの分岐判定回路を示す。ＤＬＸで
は、レジスタ群２と演算部４の間にレジスタのデータが
ゼロであるか否かを判定するゼロ判定部６と、その判定
結果をもとに分岐の有無を判定する分岐判定部８が設け
られている。分岐の有無はＩＦステージを構成する回路
に伝えられ、つぎにフェッチすべき命令アドレスが確定
する。
【０００６】この構成で、ＩＤステージにおいてレジス
タからのデータ読出が行われ、このデータに対する演算
が演算部４によってＥＸステージで実施される。ここま
では従来同様である。しかし、レジスタのデータがゼロ
であるかどうかの判断を演算部４に委ねるのではなく、
ゼロ判定部６で行う。ゼロ判定部６はこのための専用回
路であり、判定はＩＤステージ中に完了する。したがっ
て、ＥＸステージの終了を待たず、ＩＤステージの終了
と同時に分岐先アドレスへのフェッチを開始することが
できる。図５はＤＬＸでプログラムが分岐するときのパ
イプライン処理の様子を示す図で、命令１のＩＤステー
ジ（図中斜線を付与）が終了するときにＩＦステージ
（図中斜線を付与）が始まる命令３で分岐先アドレスに
対する処理が始まる。このため、分岐遅延を１サイクル
分減らすことができる。
タからのデータ読出が行われ、このデータに対する演算
が演算部４によってＥＸステージで実施される。ここま
では従来同様である。しかし、レジスタのデータがゼロ
であるかどうかの判断を演算部４に委ねるのではなく、
ゼロ判定部６で行う。ゼロ判定部６はこのための専用回
路であり、判定はＩＤステージ中に完了する。したがっ
て、ＥＸステージの終了を待たず、ＩＤステージの終了
と同時に分岐先アドレスへのフェッチを開始することが
できる。図５はＤＬＸでプログラムが分岐するときのパ
イプライン処理の様子を示す図で、命令１のＩＤステー
ジ（図中斜線を付与）が終了するときにＩＦステージ
（図中斜線を付与）が始まる命令３で分岐先アドレスに
対する処理が始まる。このため、分岐遅延を１サイクル
分減らすことができる。
【０００７】
【発明が解決しようとする課題】ＤＬＸの分岐遅延は１
サイクルであり、通常のパイプライン方式のマイクロプ
ロセッサにおいて、これは最低の数字と考えられる。し
かしながら、分岐遅延が同じであっても、その回路構成
においてどこまでクロック周波数を高められるかは別の
課題である。分岐遅延を１サイクル短縮しても、そのた
めに生じるクリティカルパスのために周波数を１０％下
げなければならないとすれば総合性能は下がる。ＤＬＸ
の場合、図４のごとくゼロ判定部６をＩＤステージに設
けているが、この回路は３２ビットを入力してそれらす
べてがゼロであることを判定するため、当然遅延が問題
となる。ＩＤステージ中にゼロ判定および分岐判定を完
了しようとすれば、最高クロック周波数は下がらざるを
得ない。
サイクルであり、通常のパイプライン方式のマイクロプ
ロセッサにおいて、これは最低の数字と考えられる。し
かしながら、分岐遅延が同じであっても、その回路構成
においてどこまでクロック周波数を高められるかは別の
課題である。分岐遅延を１サイクル短縮しても、そのた
めに生じるクリティカルパスのために周波数を１０％下
げなければならないとすれば総合性能は下がる。ＤＬＸ
の場合、図４のごとくゼロ判定部６をＩＤステージに設
けているが、この回路は３２ビットを入力してそれらす
べてがゼロであることを判定するため、当然遅延が問題
となる。ＩＤステージ中にゼロ判定および分岐判定を完
了しようとすれば、最高クロック周波数は下がらざるを
得ない。
【０００８】本発明はこの点に鑑みてなされたものであ
り、その目的は、分岐遅延を最小にとどめるのみなら
ず、クロック周波数の上限も高めることの可能なプログ
ラム実行方法および装置を提供することにある。
り、その目的は、分岐遅延を最小にとどめるのみなら
ず、クロック周波数の上限も高めることの可能なプログ
ラム実行方法および装置を提供することにある。
【０００９】
【課題を解決するための手段】この目的を達成すべく、
本発明のプログラム実行方法は、データ保持手段にデー
タを格納するとき、そのデータが所定値であるか否かも
併せて記録しておく。以降、そのデータ保持手段に格納
されているデータが所定値であるか否かの判定が必要に
なれば、データ保持手段の代わりに前記記録の内容を参
照する。ここで「所定値」とは用途に応じてケースバイ
ケースで定められるものであり、例えば「−１と１」や
「非負整数」のように、複数の値であってもよい。
本発明のプログラム実行方法は、データ保持手段にデー
タを格納するとき、そのデータが所定値であるか否かも
併せて記録しておく。以降、そのデータ保持手段に格納
されているデータが所定値であるか否かの判定が必要に
なれば、データ保持手段の代わりに前記記録の内容を参
照する。ここで「所定値」とは用途に応じてケースバイ
ケースで定められるものであり、例えば「−１と１」や
「非負整数」のように、複数の値であってもよい。
【００１０】上述のごとく、データ保持手段に格納され
ているデータの内容を判定する遅延が問題となる。これ
を解決するために、データが所定値であるかどうかをデ
ータと併せて記録しておく。データが所定値であるか否
かの判定の際し、いちいちデータ保持手段内のデータに
演算を行うのではなく、記録の内容を参照する。この態
様によれば判定に必要な時間が短縮できる。このため、
例えば分岐遅延を低減するとともに、クロック周波数の
向上が容易である。
ているデータの内容を判定する遅延が問題となる。これ
を解決するために、データが所定値であるかどうかをデ
ータと併せて記録しておく。データが所定値であるか否
かの判定の際し、いちいちデータ保持手段内のデータに
演算を行うのではなく、記録の内容を参照する。この態
様によれば判定に必要な時間が短縮できる。このため、
例えば分岐遅延を低減するとともに、クロック周波数の
向上が容易である。
【００１１】一方、本発明のプログラム実行装置は、デ
ータ保持手段に保持されているデータが所定値であると
きにその旨を表示するフラグがそのデータ保持手段に一
対一の関係で設けられている。このフラグがいわゆるゼ
ロフラグの場合、多くの分岐判定に用いることができ
る。データ保持手段は、例えば汎用レジスタでよい。こ
の構成によれば、データ保持手段に格納されるデータが
所定値であるか否かがフラグの確認のみで可能であるた
め、処理性能の向上が可能となる。
ータ保持手段に保持されているデータが所定値であると
きにその旨を表示するフラグがそのデータ保持手段に一
対一の関係で設けられている。このフラグがいわゆるゼ
ロフラグの場合、多くの分岐判定に用いることができ
る。データ保持手段は、例えば汎用レジスタでよい。こ
の構成によれば、データ保持手段に格納されるデータが
所定値であるか否かがフラグの確認のみで可能であるた
め、処理性能の向上が可能となる。
【００１２】なお、従来のマイクロプロセッサの中には
コンディションコード方式と呼ばれるものがあり、その
マイクロプロセッサは演算の結果を反映するゼロフラグ
等のフラグをもつ。しかし、このフラグは直前の演算の
結果を反映しているだけで、レジスタと一対一に対応す
るわけではない。そのため、例えばしばらく前にデータ
の書込が行われたレジスタについては、そのデータがゼ
ロであるか否かは、再度そのレジスタのデータに対する
演算を実行しなければ判明しない。したがって高速処理
に限界がある。
コンディションコード方式と呼ばれるものがあり、その
マイクロプロセッサは演算の結果を反映するゼロフラグ
等のフラグをもつ。しかし、このフラグは直前の演算の
結果を反映しているだけで、レジスタと一対一に対応す
るわけではない。そのため、例えばしばらく前にデータ
の書込が行われたレジスタについては、そのデータがゼ
ロであるか否かは、再度そのレジスタのデータに対する
演算を実行しなければ判明しない。したがって高速処理
に限界がある。
【００１３】本発明のプログラム実行装置のある態様
は、データ保持手段と、それに一対一の関係で設けられ
たフラグと、データ保持手段に保持されたデータに対し
て演算を実行する演算手段と、演算の結果得られたデー
タが所定値であるか否かを判定する判定手段と、演算の
結果得られたデータを前記データ保持手段に書き戻す書
込手段と、書き戻されるデータが所定値であるか否かに
応じて前記フラグの状態を変更するフラグ変更手段とを
含む。
は、データ保持手段と、それに一対一の関係で設けられ
たフラグと、データ保持手段に保持されたデータに対し
て演算を実行する演算手段と、演算の結果得られたデー
タが所定値であるか否かを判定する判定手段と、演算の
結果得られたデータを前記データ保持手段に書き戻す書
込手段と、書き戻されるデータが所定値であるか否かに
応じて前記フラグの状態を変更するフラグ変更手段とを
含む。
【００１４】この構成において、演算手段がデータ保持
手段に保持されたデータに対して演算を実行する。判定
手段は、演算の結果得られたデータが所定値であるか否
かを判定する。一方、書込手段は、演算の結果得られた
データを必要に応じてデータ保持手段に書き戻す。フラ
グ変更手段は、書き戻されるデータが所定値であるか否
かに応じて前記フラグの状態を変更する。このため、あ
るデータ保持手段のデータが所定値であるか否かは、そ
のデータ保持手段に関連するフラグを見ればわかる。コ
ンディションコード方式のようにレジスタのデータに対
する演算を待つ必要はなく、例えば分岐遅延を低減でき
る。
手段に保持されたデータに対して演算を実行する。判定
手段は、演算の結果得られたデータが所定値であるか否
かを判定する。一方、書込手段は、演算の結果得られた
データを必要に応じてデータ保持手段に書き戻す。フラ
グ変更手段は、書き戻されるデータが所定値であるか否
かに応じて前記フラグの状態を変更する。このため、あ
るデータ保持手段のデータが所定値であるか否かは、そ
のデータ保持手段に関連するフラグを見ればわかる。コ
ンディションコード方式のようにレジスタのデータに対
する演算を待つ必要はなく、例えば分岐遅延を低減でき
る。
【００１５】またこの構成では、フラグの変更要否が決
まってからそれを書き戻すまでの経路がクリティカルで
はないため、判定手段はさして高速である必要がない。
すなわち、従来の技術で説明したＤＬＸのゼロ判定部の
ようなクリティカルなパスが生じず、クロック周波数を
高めることができる。
まってからそれを書き戻すまでの経路がクリティカルで
はないため、判定手段はさして高速である必要がない。
すなわち、従来の技術で説明したＤＬＸのゼロ判定部の
ようなクリティカルなパスが生じず、クロック周波数を
高めることができる。
【００１６】
【発明の実施の形態】本発明の好適な実施形態を適宜図
面を参照しながら説明する。 ［１］装置の全体構成と動作 図１は実施形態に係るプログラム実行装置であるマイク
ロプロセッサの内部構成図である。このマイクロプロセ
ッサは３２ビットタイプで、５種類のステージＩＦ、Ｉ
Ｄ、ＥＸ、ＭＥＭ、ＷＢでデータを処理するパイプライ
ン方式を採用する。回路の各部はこれら５つのステージ
のいずれかに関連している。
面を参照しながら説明する。 ［１］装置の全体構成と動作 図１は実施形態に係るプログラム実行装置であるマイク
ロプロセッサの内部構成図である。このマイクロプロセ
ッサは３２ビットタイプで、５種類のステージＩＦ、Ｉ
Ｄ、ＥＸ、ＭＥＭ、ＷＢでデータを処理するパイプライ
ン方式を採用する。回路の各部はこれら５つのステージ
のいずれかに関連している。
【００１７】１．ＩＦステージ関連回路 命令フェッチ部１０は、命令メモリ１２に対してフェッ
チのためのアドレスを提供するとともに、その読出を制
御する。第一加算部１６は、次のフェッチアドレスを算
出するために現在のフェッチアドレスに対して命令バイ
ト長である４を加算する。第二加算部１８は、後述のプ
ログラムカウンタ１４に保持されているアドレスに対
し、分岐の際のオフセットアドレス６０を加算する。オ
フセットアドレス６０は後述の命令デコード部２２から
与えられる。アドレスセレクタ２０は、分岐がないとき
には第一加算部１６の出力を、分岐があるときには第二
加算部１８の出力を選択して出力する。分岐の有無は、
後述のごとく分岐判定部２４によって判定される。アド
レスセレクタ２０で選択されたアドレスは命令フェッチ
部１０に送られ、つぎのフェッチアドレスとして利用さ
れる。
チのためのアドレスを提供するとともに、その読出を制
御する。第一加算部１６は、次のフェッチアドレスを算
出するために現在のフェッチアドレスに対して命令バイ
ト長である４を加算する。第二加算部１８は、後述のプ
ログラムカウンタ１４に保持されているアドレスに対
し、分岐の際のオフセットアドレス６０を加算する。オ
フセットアドレス６０は後述の命令デコード部２２から
与えられる。アドレスセレクタ２０は、分岐がないとき
には第一加算部１６の出力を、分岐があるときには第二
加算部１８の出力を選択して出力する。分岐の有無は、
後述のごとく分岐判定部２４によって判定される。アド
レスセレクタ２０で選択されたアドレスは命令フェッチ
部１０に送られ、つぎのフェッチアドレスとして利用さ
れる。
【００１８】２．ＩＤステージ関連回路 命令デコード部２２は、命令メモリ１２から読み出され
た命令を解読する。プログラムカウンタ１４は、現在解
読中の命令のアドレスを保持している。解読の結果、分
岐先アドレスを示すために、オフセットアドレス６０を
前述の第二加算部１８に送る。アクセスすべきレジスタ
番号６４等が命令デコード部２２からレジスタ群２６へ
送られる。命令デコード部２２は、解読した命令が分岐
命令であるか否かを示す識別信号６２を分岐判定部２４
に出力する。
た命令を解読する。プログラムカウンタ１４は、現在解
読中の命令のアドレスを保持している。解読の結果、分
岐先アドレスを示すために、オフセットアドレス６０を
前述の第二加算部１８に送る。アクセスすべきレジスタ
番号６４等が命令デコード部２２からレジスタ群２６へ
送られる。命令デコード部２２は、解読した命令が分岐
命令であるか否かを示す識別信号６２を分岐判定部２４
に出力する。
【００１９】レジスタ群２６は、本マイクロプロセッサ
が作業のために用いる複数の汎用レジスタを含む。図２
はレジスタ群２６の構成を示す図で、ここでは通常の３
２ビットの汎用レジスタＲ０、Ｒ１、Ｒ２…の他、それ
ら汎用レジスタと一対一の関係で併設された１ビットの
フラグがある。本実施形態では、汎用レジスタからデー
タが読み出されるとき、対応するフラグも読み出され
る。後述のように各フラグは、対応する汎用レジスタの
データがゼロのときに限ってセットされる。
が作業のために用いる複数の汎用レジスタを含む。図２
はレジスタ群２６の構成を示す図で、ここでは通常の３
２ビットの汎用レジスタＲ０、Ｒ１、Ｒ２…の他、それ
ら汎用レジスタと一対一の関係で併設された１ビットの
フラグがある。本実施形態では、汎用レジスタからデー
タが読み出されるとき、対応するフラグも読み出され
る。後述のように各フラグは、対応する汎用レジスタの
データがゼロのときに限ってセットされる。
【００２０】レジスタ群２６から読み出されたデータ６
６のうち、フラグに関する１ビットは分岐判定部２４に
送られ、それ以外の３２ビットは演算部３０およびメモ
リアクセス制御部４０に送られる。分岐判定部２４は、
アドレスセレクタ２０によるアドレスの選択を制御す
る。具体的には、分岐判定部２４は前記識別信号６２が
分岐命令であることを示し、かつ前記フラグがその分岐
命令で分岐すべき状態にあるとき、第二加算部１８の出
力が選択されるようアドレスセレクタ２０に指示する。
すなわち、ある種の分岐命令はフラグがセットされてい
るときに分岐を指示する一方、逆にフラグがリセットさ
れているときに分岐を指示する分岐命令もあるためであ
る。
６のうち、フラグに関する１ビットは分岐判定部２４に
送られ、それ以外の３２ビットは演算部３０およびメモ
リアクセス制御部４０に送られる。分岐判定部２４は、
アドレスセレクタ２０によるアドレスの選択を制御す
る。具体的には、分岐判定部２４は前記識別信号６２が
分岐命令であることを示し、かつ前記フラグがその分岐
命令で分岐すべき状態にあるとき、第二加算部１８の出
力が選択されるようアドレスセレクタ２０に指示する。
すなわち、ある種の分岐命令はフラグがセットされてい
るときに分岐を指示する一方、逆にフラグがリセットさ
れているときに分岐を指示する分岐命令もあるためであ
る。
【００２１】３．ＥＸステージ関連回路 演算部３０はレジスタ群２６から送られたデータ６６を
もとに所定の演算を行う。それと並行し、レジスタゼロ
判定部３２が、演算の結果、汎用レジスタのデータがゼ
ロになったか否かを判定する。レジスタゼロ判定部３２
は、３２入力ＮＯＲか、それと同等の論理を実現する回
路である。演算の結果とレジスタゼロ判定部３２の判定
結果は３３ビットデータとして演算結果レジスタ３４に
格納される。演算結果レジスタ３４の出力はレジスタ書
込部５０へ送られる。
もとに所定の演算を行う。それと並行し、レジスタゼロ
判定部３２が、演算の結果、汎用レジスタのデータがゼ
ロになったか否かを判定する。レジスタゼロ判定部３２
は、３２入力ＮＯＲか、それと同等の論理を実現する回
路である。演算の結果とレジスタゼロ判定部３２の判定
結果は３３ビットデータとして演算結果レジスタ３４に
格納される。演算結果レジスタ３４の出力はレジスタ書
込部５０へ送られる。
【００２２】レジスタゼロ判定部３２の判定結果はコン
ディションコード方式のゼロフラグに相当するが、本実
施形態ではこの結果を最後に、実際にデータがゼロとな
った汎用レジスタのフラグに書き戻す点に特徴がある。
ディションコード方式のゼロフラグに相当するが、本実
施形態ではこの結果を最後に、実際にデータがゼロとな
った汎用レジスタのフラグに書き戻す点に特徴がある。
【００２３】４．ＭＥＭステージ関連回路 データメモリ４４はワークエリアとして利用される。こ
のメモリに対するアクセスはメモリアクセス制御部４０
で制御される。メモリアクセス制御部４０には、レジス
タ群２６からデータメモリ４４にストアすべきデータ６
８が送られる。また、演算部３０からはメモリアドレス
７０が送られる。
のメモリに対するアクセスはメモリアクセス制御部４０
で制御される。メモリアクセス制御部４０には、レジス
タ群２６からデータメモリ４４にストアすべきデータ６
８が送られる。また、演算部３０からはメモリアドレス
７０が送られる。
【００２４】メモリゼロ判定部４２は、データメモリ４
４から読み出されたデータがゼロであるか否かを判定す
る。このデータが汎用レジスタにロードされる場合にフ
ラグが正しく更新されるための配慮である。読み出され
たデータおよびメモリゼロ判定部４２の判定結果は、３
３ビットデータとしてレジスタ書込部５０へ送られる。
４から読み出されたデータがゼロであるか否かを判定す
る。このデータが汎用レジスタにロードされる場合にフ
ラグが正しく更新されるための配慮である。読み出され
たデータおよびメモリゼロ判定部４２の判定結果は、３
３ビットデータとしてレジスタ書込部５０へ送られる。
【００２５】５．ＷＢステージ レジスタ書込部５０は汎用レジスタに対して必要なデー
タを書き戻す。そのときの処理の内容に応じ、演算結果
レジスタ３４の出力、データメモリ４４からの出力のい
ずれか一方が選択され、これが汎用レジスタに書き戻さ
れる。同時に、その汎用レジスタのフラグも更新され
る。
タを書き戻す。そのときの処理の内容に応じ、演算結果
レジスタ３４の出力、データメモリ４４からの出力のい
ずれか一方が選択され、これが汎用レジスタに書き戻さ
れる。同時に、その汎用レジスタのフラグも更新され
る。
【００２６】［２］フラグに関連する動作 本実施形態に特徴的なフラグに関連する動作を説明す
る。
る。
【００２７】１．フラグの準備 汎用レジスタ間で演算が行われたとき、その演算の結
果、汎用レジスタのデータがゼロになればそのレジスタ
に併設されたフラグがセットされる。例えば、 ＳＵＢ Ｒ０，Ｒ１，Ｒ２ が、「汎用レジスタＲ０のデータからＲ１のデータを減
じ、結果をＲ２に格納する」命令であるとし、減算の結
果がゼロになったとする。従来のコンディションコード
方式のマイクロプロセッサでは、この演算が終了した時
点でゼロフラグがセットされるものの、それ以降にゼロ
フラグを更新するタイプの命令が実行されれば、汎用レ
ジスタＲ２のデータがゼロである事実を示す痕跡が残ら
ない。本実施形態の場合、レジスタゼロ判定部３２によ
り、汎用レジスタＲ２に格納すべきデータがゼロである
と判定される。データ「０」および判定結果の合計３３
ビットはレジスタ書込部５０からレジスタ群２６に送ら
れ、それぞれ汎用レジスタＲ２の３２ビットデータ格納
部分とフラグに格納される。
果、汎用レジスタのデータがゼロになればそのレジスタ
に併設されたフラグがセットされる。例えば、 ＳＵＢ Ｒ０，Ｒ１，Ｒ２ が、「汎用レジスタＲ０のデータからＲ１のデータを減
じ、結果をＲ２に格納する」命令であるとし、減算の結
果がゼロになったとする。従来のコンディションコード
方式のマイクロプロセッサでは、この演算が終了した時
点でゼロフラグがセットされるものの、それ以降にゼロ
フラグを更新するタイプの命令が実行されれば、汎用レ
ジスタＲ２のデータがゼロである事実を示す痕跡が残ら
ない。本実施形態の場合、レジスタゼロ判定部３２によ
り、汎用レジスタＲ２に格納すべきデータがゼロである
と判定される。データ「０」および判定結果の合計３３
ビットはレジスタ書込部５０からレジスタ群２６に送ら
れ、それぞれ汎用レジスタＲ２の３２ビットデータ格納
部分とフラグに格納される。
【００２８】一方、メモリと汎用レジスタ間のデータ転
送の場合はフラグの生成経路が異なる。例えば、 ＬＤ Ｒ０，（Ｒ１） が、「メモリのＲ１番地のデータを汎用レジスタＲ０に
ロードする」命令であるとする。この命令を実行したと
き、メモリアクセス制御部４０により、データメモリ４
４のＲ１番地の３２ビットデータが読み出される。メモ
リゼロ判定部４２は読み出されたデータがゼロであるか
否かを判定し、これをレジスタ書込部５０へ送る。レジ
スタ書込部５０からデータおよび判定結果がレジスタ群
２６に送られ、汎用レジスタＲ０の３２ビットデータ格
納部分およびそのフラグにそれぞれ書き込まれる。
送の場合はフラグの生成経路が異なる。例えば、 ＬＤ Ｒ０，（Ｒ１） が、「メモリのＲ１番地のデータを汎用レジスタＲ０に
ロードする」命令であるとする。この命令を実行したと
き、メモリアクセス制御部４０により、データメモリ４
４のＲ１番地の３２ビットデータが読み出される。メモ
リゼロ判定部４２は読み出されたデータがゼロであるか
否かを判定し、これをレジスタ書込部５０へ送る。レジ
スタ書込部５０からデータおよび判定結果がレジスタ群
２６に送られ、汎用レジスタＲ０の３２ビットデータ格
納部分およびそのフラグにそれぞれ書き込まれる。
【００２９】２．フラグの参照 実際に汎用レジスタＲ２のデータが条件付分岐命令で参
照される場合を考える。いま、 ＪＰＺ Ｒ２，（Ｒ３） が「汎用レジスタＲ２のデータがゼロであれば、メモリ
のＲ３番地に分岐する」命令であるとき、従来一般的な
方法では実際に汎用レジスタＲ２のデータを読み出し、
これとゼロを比較する演算が必要になる。本実施形態で
は、汎用レジスタＲ２のデータと同時にそのフラグが読
み出されるため、ＩＤステージの非常に早い時点で分岐
の有無が判明する。この際、図４のＤＬＸのゼロ判定部
６のような回路は不要であり、結果的に高いクロック周
波数を採用することが可能となる。
照される場合を考える。いま、 ＪＰＺ Ｒ２，（Ｒ３） が「汎用レジスタＲ２のデータがゼロであれば、メモリ
のＲ３番地に分岐する」命令であるとき、従来一般的な
方法では実際に汎用レジスタＲ２のデータを読み出し、
これとゼロを比較する演算が必要になる。本実施形態で
は、汎用レジスタＲ２のデータと同時にそのフラグが読
み出されるため、ＩＤステージの非常に早い時点で分岐
の有無が判明する。この際、図４のＤＬＸのゼロ判定部
６のような回路は不要であり、結果的に高いクロック周
波数を採用することが可能となる。
【００３０】なお、１．ではメモリから読み出されたデ
ータに関するフラグを別に扱ったが、いったんある汎用
レジスタのフラグとして書き込まれれば、以降その汎用
レジスタのデータと一体となり、もはや出所がメモリで
あったことは知る必要がない。
ータに関するフラグを別に扱ったが、いったんある汎用
レジスタのフラグとして書き込まれれば、以降その汎用
レジスタのデータと一体となり、もはや出所がメモリで
あったことは知る必要がない。
【００３１】以上が本実施形態の内容である。本実施形
態については以下のような変形技術を考えることができ
る。
態については以下のような変形技術を考えることができ
る。
【００３２】（１）本実施形態では新設するフラグが汎
用レジスタのデータの「ゼロ／非ゼロ」を示したが、当
然ながら他の例を考えることができる。例えば、データ
が１６ビットで記述可能かどうか、またはある特定の値
Ａより大きいかどうかなどを示してもよい。
用レジスタのデータの「ゼロ／非ゼロ」を示したが、当
然ながら他の例を考えることができる。例えば、データ
が１６ビットで記述可能かどうか、またはある特定の値
Ａより大きいかどうかなどを示してもよい。
【００３３】（２）データのフォワーディングはパイプ
ラインステージ間にバイパスを設けることにより、ある
命令の所定ステージの結果を別の命令の所定ステージで
早期に利用する技術である。本実施形態ではフォワーデ
ィングについて触れなかったが、当然この技術を組み込
むことができる。例えば、図１のＡステージ〜Ｒステー
ジのレジスタ群２６の出力側にバイパスを設けることに
より、本来ならＷステージで確定すべきフラグがＡステ
ージで確定し、これを直後の命令のＲステージで参照で
きる。このため、ある汎用レジスタにデータを書き込む
命令と、その汎用レジスタのデータが所定値であれば分
岐を起こすような分岐命令がつづくときでも、ストール
（待ちクロック）なしに分岐命令を実行することができ
る。
ラインステージ間にバイパスを設けることにより、ある
命令の所定ステージの結果を別の命令の所定ステージで
早期に利用する技術である。本実施形態ではフォワーデ
ィングについて触れなかったが、当然この技術を組み込
むことができる。例えば、図１のＡステージ〜Ｒステー
ジのレジスタ群２６の出力側にバイパスを設けることに
より、本来ならＷステージで確定すべきフラグがＡステ
ージで確定し、これを直後の命令のＲステージで参照で
きる。このため、ある汎用レジスタにデータを書き込む
命令と、その汎用レジスタのデータが所定値であれば分
岐を起こすような分岐命令がつづくときでも、ストール
（待ちクロック）なしに分岐命令を実行することができ
る。
【図１】 実施形態に係るプログラム実行装置であるマ
イクロプロセッサの内部構成図である。
イクロプロセッサの内部構成図である。
【図２】 実施形態のレジスタ群２６の構成を示す図で
ある。
ある。
【図３】 従来一般的なマイクロプロセッサのパイプラ
イン処理の様子を示す図である。
イン処理の様子を示す図である。
【図４】 仮想的なマイクロプロセッサＤＬＸの分岐判
定回路を示す図である。
定回路を示す図である。
【図５】 ＤＬＸでプログラムが分岐するときのパイプ
ライン処理の様子を示す図である。
ライン処理の様子を示す図である。
１０ 命令フェッチ部、１２ 命令メモリ、１４ プロ
グラムカウンタ、１６第一加算部、１８ 第二加算部、
２０ アドレスセレクタ、２２ 命令デコード部、２４
分岐判定部、２６ レジスタ群、３０ 演算部、３２
レジスタゼロ判定部、３４ 演算結果レジスタ、４０
メモリアクセス制御部、４２ メモリゼロ判定部、４
４ データメモリ、５０ レジスタ書込部。
グラムカウンタ、１６第一加算部、１８ 第二加算部、
２０ アドレスセレクタ、２２ 命令デコード部、２４
分岐判定部、２６ レジスタ群、３０ 演算部、３２
レジスタゼロ判定部、３４ 演算結果レジスタ、４０
メモリアクセス制御部、４２ メモリゼロ判定部、４
４ データメモリ、５０ レジスタ書込部。
Claims (7)
- 【請求項１】 プログラムを実行する際に利用されるデ
ータ保持手段にデータを格納するとき、そのデータが所
定値であるか否かも併せて記録しておき、 そのデータ保持手段に格納されているデータが前記所定
値であるか否かの判定が必要な場面ではそのデータ保持
手段の代わりに前記記録の内容を参照することを特徴と
するプログラム実行方法。 - 【請求項２】 前記所定値はゼロであり、前記判定が必
要な場面はプログラムの分岐の有無を判定する場面であ
る請求項１に記載のプログラム実行方法。 - 【請求項３】 プログラムを実行する際にデータ保持手
段を利用する装置において、 そのデータ保持手段に保持されているデータが所定値で
あるときにその旨を表示するフラグをそのデータ保持手
段に対して一対一の関係で設けたことを特徴とするプロ
グラム実行装置。 - 【請求項４】 データ保持手段に保持されたデータを参
照してプログラムの分岐の有無を判定するプログラム実
行装置において、 分岐の判定の際に参照すべきフラグを前記データ保持手
段に対して一対一の関係で設けたことを特徴とするプロ
グラム実行装置。 - 【請求項５】 プログラムの実行に必要なデータを適宜
保持するデータ保持手段と、 そのデータ保持手段と一対一の関係で設けられたフラグ
と、 データ保持手段に保持されたデータに対して演算を実行
する演算手段と、 演算の結果得られたデータが所定値であるか否かを判定
する判定手段と、 演算の結果得られたデータを前記データ保持手段に書き
戻す書込手段と、 書き戻されるデータが所定値であるか否かに応じて前記
フラグの状態を変更するフラグ変更手段と、 を含むことを特徴とするプログラム実行装置。 - 【請求項６】 前記フラグは、前記データ保持手段に保
持されたデータがゼロであるときにその旨を表示するゼ
ロフラグである請求項３〜５のいずれかに記載のプログ
ラム実行装置。 - 【請求項７】 前記データ保持手段は、該装置がプログ
ラムを実行する際に使用する汎用レジスタである請求項
３〜６のいずれかに記載のプログラム実行装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8243884A JPH1091441A (ja) | 1996-09-13 | 1996-09-13 | プログラム実行方法およびその方法を利用した装置 |
| SG1997003351A SG54563A1 (en) | 1996-09-13 | 1997-09-10 | Program execution method and device using the same |
| US08/927,502 US6243806B1 (en) | 1996-09-13 | 1997-09-10 | Program execution method and apparatus employing data flags for branching determination |
| KR1019970047107A KR19980024622A (ko) | 1996-09-13 | 1997-09-12 | 프로그램 실행 방법 및 그 방법을 이용한 장치 |
| TW086113263A TW355770B (en) | 1996-09-13 | 1997-09-12 | Program execution method and device using the same |
| CNB971164290A CN1144124C (zh) | 1996-09-13 | 1997-09-12 | 程序执行方法及利用该方法的装置 |
| HK98110561.1A HK1009861B (en) | 1996-09-13 | 1998-09-10 | Program execution method and device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8243884A JPH1091441A (ja) | 1996-09-13 | 1996-09-13 | プログラム実行方法およびその方法を利用した装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1091441A true JPH1091441A (ja) | 1998-04-10 |
Family
ID=17110426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8243884A Pending JPH1091441A (ja) | 1996-09-13 | 1996-09-13 | プログラム実行方法およびその方法を利用した装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6243806B1 (ja) |
| JP (1) | JPH1091441A (ja) |
| KR (1) | KR19980024622A (ja) |
| CN (1) | CN1144124C (ja) |
| SG (1) | SG54563A1 (ja) |
| TW (1) | TW355770B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010521729A (ja) * | 2007-03-15 | 2010-06-24 | リニア アルジェブラ テクノロジーズ リミテッド | 自明な算術演算を利用するプロセッサ |
| JP2016214339A (ja) * | 2015-05-15 | 2016-12-22 | 株式会社藤商事 | 遊技機 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005310056A (ja) * | 2004-04-26 | 2005-11-04 | Mitsubishi Electric Corp | プログラム実行制御方式 |
| US8806183B1 (en) * | 2006-02-01 | 2014-08-12 | Ixys Ch Gmbh | Blank bit and processor instructions employing the blank bit |
| JP6183251B2 (ja) * | 2014-03-14 | 2017-08-23 | 株式会社デンソー | 電子制御装置 |
| US10460704B2 (en) | 2016-04-01 | 2019-10-29 | Movidius Limited | Systems and methods for head-mounted display adapted to human visual mechanism |
| US10949947B2 (en) | 2017-12-29 | 2021-03-16 | Intel Corporation | Foveated image rendering for head-mounted display devices |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS522140A (en) * | 1975-06-24 | 1977-01-08 | Hitachi Ltd | Information processing apparatus |
| JP2581565B2 (ja) * | 1987-09-18 | 1997-02-12 | 株式会社日立製作所 | ガード付命令を実行するデータ処理装置 |
| JPH0378832A (ja) * | 1989-08-23 | 1991-04-04 | Toshiba Corp | デ―タ処理装置 |
| US5053986A (en) * | 1990-02-21 | 1991-10-01 | Stardent Computer, Inc. | Circuit for preservation of sign information in operations for comparison of the absolute value of operands |
| JPH0772864B2 (ja) | 1990-05-11 | 1995-08-02 | パイオニア株式会社 | ディジタル信号プロセッサ |
| JP2834862B2 (ja) | 1990-07-13 | 1998-12-14 | 松下電器産業株式会社 | プロセッサ |
| US5440702A (en) * | 1992-10-16 | 1995-08-08 | Delco Electronics Corporation | Data processing system with condition code architecture for executing single instruction range checking and limiting operations |
| DE4345028A1 (de) * | 1993-05-06 | 1994-11-10 | Hewlett Packard Co | Vorrichtung zur Reduzierung von Verzögerungen aufgrund von Verzweigungen |
| KR100310581B1 (ko) * | 1993-05-14 | 2001-12-17 | 피터 엔. 데트킨 | 분기목표버퍼의추측기록메카니즘 |
| JPH07191831A (ja) * | 1993-12-27 | 1995-07-28 | Fujitsu Ltd | 演算装置 |
| US5649174A (en) * | 1994-12-09 | 1997-07-15 | Vlsi Technology Inc. | Microprocessor with instruction-cycle versus clock-frequency mode selection |
| US5638312A (en) * | 1995-03-03 | 1997-06-10 | Hal Computer Systems, Inc. | Method and apparatus for generating a zero bit status flag in a microprocessor |
| US5692146A (en) * | 1995-05-26 | 1997-11-25 | National Semiconductor Corporation | Method of implementing fast 486TM microprocessor compatible string operations |
-
1996
- 1996-09-13 JP JP8243884A patent/JPH1091441A/ja active Pending
-
1997
- 1997-09-10 SG SG1997003351A patent/SG54563A1/en unknown
- 1997-09-10 US US08/927,502 patent/US6243806B1/en not_active Expired - Fee Related
- 1997-09-12 KR KR1019970047107A patent/KR19980024622A/ko not_active Ceased
- 1997-09-12 TW TW086113263A patent/TW355770B/zh not_active IP Right Cessation
- 1997-09-12 CN CNB971164290A patent/CN1144124C/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010521729A (ja) * | 2007-03-15 | 2010-06-24 | リニア アルジェブラ テクノロジーズ リミテッド | 自明な算術演算を利用するプロセッサ |
| JP2016214339A (ja) * | 2015-05-15 | 2016-12-22 | 株式会社藤商事 | 遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1144124C (zh) | 2004-03-31 |
| TW355770B (en) | 1999-04-11 |
| KR19980024622A (ko) | 1998-07-06 |
| HK1009861A1 (en) | 1999-06-11 |
| US6243806B1 (en) | 2001-06-05 |
| CN1177137A (zh) | 1998-03-25 |
| SG54563A1 (en) | 1998-11-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040127 |