JPH02226811A - プログラム可能な論理装置 - Google Patents

プログラム可能な論理装置

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JPH02226811A
JPH02226811A JP89329789A JP32978989A JPH02226811A JP H02226811 A JPH02226811 A JP H02226811A JP 89329789 A JP89329789 A JP 89329789A JP 32978989 A JP32978989 A JP 32978989A JP H02226811 A JPH02226811 A JP H02226811A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラム可能力論理装置の分野に関するもの
であり、更に詳しくいえばｌＰＲＯＭアレイの性能向上
に関するものである。
〔従来の技術〕
消去可能かつプログラム可能な続出し専用メモリ（ＩＰ
ＲＯＭ）が曳く知られている。最近、ＥＰＲＯＭ装置が
プログラム可能な論理アレイに組合わされて、プログラ
ム可能な論理装置（ＰＬＤ）として一般に知られている
装置が構成されるようになつ次。多くの場合に、ＰＬＤ
は消去可能でもあるから、ＰＬＤは消去可能でかつプロ
グラム可能な論理装置（ｒ：ｐＬＤ）と呼ばれて含た。
一般に、各装置の九めのメモリ素子はアレイに構成され
、ＰＬＤへの各入力は反転入力と非反転入力に分けられ
る。各入力はメモリアレイマトリックスの一対の行線を
形成する。行線は典型的に１語線と呼はれる。メモリセ
ルの各列は列線によりー緒に結合される。列線は典型的
にはビット線と呼ばれる。アレイのそれらのビット線は
メモリアレイから出力を供給する九めに用いられる。し
たがって、それらのビット線の出力はノアゲートの出力
であるが、プール変換を介してｎ項積項と呼ばれる。次
に、それらの積出力は論理和をとられてそれらの積出力
の和を生ずる。入力端子が種々の行線に設けられるメそ
リアレイを用いる技術と、アレイの列からの積出力を加
え合わせる技術とは従来の技術において周昶である。そ
れらの技術は米国特許第４，６０９，９８６号、第４，
６１７，４７９号、第４，１２４，８９９号の明細書に
記載嘔れている。
各種のＰＬＤが従来知られているが、それらのＰＬＤは
、ＥＰＲＯＭセルをアクセスするなめに入力線を結１合
することを要する。一般に、入力線は浮動グー）ＥＰＲ
ＯＭセルの制御ゲートへ結合され、セルの出力は、浮動
ゲートのプログラムされた状態ｔ７’ｈはプログラムさ
れていない状態（消去状態）と、消去状態にある時は入
力信号の状態とに依存する。メモリアレイの入力端子か
ら出力端子へ信号路が九どられるものとすると、ＥＰＲ
ＯＭセルはその信号路内に含まれることに注目されたい
。すなわち、入力信号は、ＰＬＤから出力を得ることが
できる前にＥＰＲＯＭをアクセスしなけれはならない。
信号路中にＥＰＲＯＭセルに存在するとＰＬＤの性能、
とくに速度と電力の性能が阻害される。こうなる理由は
、出力を得ることができる前に、与えられ７’ｈＥＰＲ
ＯＭをアクセスする必要があること、および制御ゲート
に入力信号が存在し穴径でのみｌＰＲＯＭセルをアクセ
スできることである。
ＰＬＤの信号路からメモリセルを除くことができるなら
は、ＰＬＤの性能を向上できることがわかる。
〔課題を解決する九めの手段〕
本発明は、信号路からメモリを除くことによりブログラ
ム可能な論理装置の性能を向上させるための新規なアー
キテクチャにりいて記述するものである。一実施例にお
いては、バッファされた信号と、その信号の補数信号を
供給するために、レベル変換器とバッファの組合わせへ
入力信号が結合される。アレイの各メモリセルの状態が
それに対応する適切なバッフ７の可能化を制御するよう
に、アレイのメモリが対応するバッファへ結合される。
入力信号が供給される前にメモリセルを読出すことがで
きるから、入力信号に応じてＰＬＤから出力を発生する
のに要する時間が短くなる。
別の実施例においては、バッファから一対の信号を受け
る九めにマルチプレクサが結合される。
メモリセルは信号路から再び除去され、入力信号と、そ
の入力信号の補数信号との間で選択するためにメモリセ
ルのそれぞれのマルチプレクサを制御する次めにメモリ
セルの状態が用いられる。
別の実施例においては、メモリセルの状態がレジスタに
保持されるように、メモリセルの出力端子がシフトレジ
スタへ結合される。保持された情報は、バッファを可能
状態にするために用いられ、または先に述べた実施例の
マルチプレクサを動作させる九めに用いられる。複数の
シフトレジスタを直列に結合できる。バッファまたはマ
ルチプレクサを動作させるために外部プログラミング信
号をシフトレジスタに結合できる。シフトレジスタを介
して外部プログラミングを用いることにょシ、メモリセ
ルを実際にプログラミングすることなしにＰＬＤにプロ
グラムされたセルの状態をＰＬＤにエミュレートさせる
ととができる。
最後に、バッファ操作を行う部品が、メモリアレイへの
入力端子の所の代シにメモリセルの場所に直接置かれる
ように、分布バッファ技術が用いられる。
以下に、信号路からメモリセルを除くことにょ夛プログ
ラム可能な論理装置（ＰＬＤ）の性能を向上させる新規
なアーキテクチャについて説明する。
本発明を完全に理解できるようにするために、以下の説
明においては、特定のメモリセルおよび回路部品等のよ
うな特定の事項の詳細について数多く述べである。しか
し、そのような特定の詳細事項なしに本発明を実施でき
ることが尚業者には明らかであろう。その他の場合には
、本発明を不必要に詳しく説明して本発明をあいまいに
しまいようにするなめに、周知の回路は詳しく説明しな
い。
〔実施例〕
ＰＬＤの基本的な部品を示すブロック図が示されている
第１図を参照する。メモリアレイ１０への入力端子とし
て複数の入力端子工・〜Ｉｎが結合される。各入力端子
工０〜Ｉｎが信号をマトリックスの行線へ供給するよう
に、マトリックスアレイ状に配置された複数のメモリセ
ルでメモリアレイ１０が構成される。メモリセルの出力
端子はそれの適切な列線へ結合され、それらの列線は検
出増幅器１１へ結合される。検出増鳴器１１は列からの
出力を検出し、列線の状態に対応する出力を供給する。
検出増幅器１１の出力は各種の方法で用いられる。典型
的なＰＬＤにおいては、検出増幅器１１からの出力がマ
クロセル１２へ結合される。
典型的には、各マクロセル１２は、通常は論理和される
所定数の積項（ｐ項）、に応答して積項の和を供給する
。マクロセル１２からの出力はＰＬＤへ外部で結合され
、メモリセル１０へ帰還入力を供給するためにメモリア
レイ１０へ結合される。
第４図にはマクロセル１２が４つだけ示されているが、
実際の数は設計上の選択の問題であυ、メモリアレイ１
０のサイズとメモリアレイ１０のｐ項の群化とに依存す
る。検出増偏器１０とマクロセル１２との動作は周知で
ある。
次に、複数のメモリセル２７で構成され、典型的にはメ
モリアレイ１０で構成される従来の回路２０の一部が示
されている第２図を参照する。従来の回路２０において
は、各人カニ０〜Ｉｎがレベル変換器２１への入力とし
て結合される。第２図に示されているレベル変換器２１
はインバータでもちる。レベル変換器２１の出力端子は
反転バッファ２２の入力端子と非反転バッファ２３の入
力端子へ結合される。各入力端子のために一対の行線を
供給する丸めに、各バッファ２２または２３の出力端子
がそれぞれの行線へ結合される。たとえば、入力！０に
対して、それの対応するバッファ２２の出力がメモリア
レイの行θ線へ供給され、バッファ２３の出力が行Ｏ／
線へ供給される（記号／をとこでは補数を示すために用
いる）。通常は、行線はその行のＥＰＲＯＭセルの制御
ゲートへ結合される。更に、はとんどのメモリアレイは
い入力信号の補数に関連する別の行線を有する。その別
の行線は、との場合には、バッファ２３の出力端子へ結
合される行線として示されている。
第２図においては初めの２段と終段だけが示されている
。初段は入力端子Ａを有するものとして示され、第２段
は入力端子Ｂを有するものとして示されている。また、
第２図の回路２０は列Ｏのそれらのメモリセル２４だけ
を示す。列Ｏのメモリセル２４の出力端子は全て線２６
へ一緒に結合される。その線２６はビット線と一般に呼
ばれる。
列０の全てのメモリセル２４を一緒に結合すると全ての
入力と、それらの入力の補数入力の全てとのプール・ア
ンド機能が得られる。第２図の例においては、ｌＰＲＯ
Ｍセル３０は行０１列Ｏの位置を示すが、ｌＰＲＯＭセ
ル３１は行Ｏの補数、列Ｏの位置を示す。ＥＰＲＯＭセ
ル３２は行１、列Ｏの位置を示し、ＥＰＲＯＭセル３３
は行１の補数、列０位置を示す。入力端子ＡとＢに対す
るメモリセルの列を示す等価０Ｍ０８回路が第３図に示
されている。
次に動作を説明する。セル２４０列を形成する各ＥＰＲ
ＯＭセル２Ｔは、装置がプログラミング中にプログラム
され、ま九は消去されたままである。
与えられ九セル２７が消去されている状態すなわちプロ
グラムされていない状態にらるものとすると、そのセル
２７の導通と非導通は、それの制御ゲートへ加えられる
入力信号の状態に依存する。
しかし、与えられたｌＰＲＯＭセル２７がプログラムさ
れた状態にあるものとすると、そのセルは導通状態にさ
れない。したがって、それらの消去され九セルだけが、
それの制御ゲートへ加えられた入力信号に応答する。Ｅ
ＰＲＯＭ２７の動作は周知である。
入力信号の状態と、与えられたビット線２６へ結合され
ている各ｌＰＲＯＭセルの格納されている状態とに依存
するある出力を従来の回路２０がそのビット線へ供給す
ることに注目すべきである。
また、与えられたＥＰＲＯＭセル２７がメモリアレイの
実際の信号路中【あることにも注目すべきである。たと
えば、入力１．に対応する回路２００部分を調べると、
ＩｒＦＲＯＭ　３０と３１が実際の信号路に存在するこ
とがわかる。すなわち、入力線ＩＯに信号Ａが存在する
と、その信号はＪ：ＰＲＯＭセル３０と３１の少くとも
一方からの出力をビット線２６へ供給できる前に、その
信号ＡはｌＰＲＯＭ３０．３１の制御ゲートへ加えられ
る。入力信号のために１ｍＦＲＯＭ　３　Ｇと３１の少
くとも一方の導通状態を変えねばならないとすると、そ
のメモリセルから適切な出力を供給できる前に、セルの
トランジスタがそれの状態を、非導通状態から導通状態
というように、変えねばならない。トランジスタの状態
を導通状態から非導通状態へ、またはその逆に変えるた
めにいくらかの時間を要する。ビット線２６の電圧の振
れがよシ高い電圧とアース電位の間で振れさせられるな
らば、その状態変化に要する時間が大幅に長くなること
がある。すなわち、５ボルトとアース電位の間の振れに
要する時間は、１５ボルトとアース電位の間の振れに要
する時間より短い。更に、与えられた列のある数のセル
が同時に導通したとすると、ビット線２６にかなシの電
流が流れ出すことがあり、その結果として、検出増幅器
がそれの定常状態へ復帰できるまでの時間が長くなる。
メモリセル２７の応答時間を短くするため、し九がって
、ＰＬＤの全体の速度を高くするために、回路２０のよ
うな従来の回路はビット線をドライブする電流ドライバ
の使用を実現した。第２図において、電流ドライバ２９
が電源ｖＣＣとビット線２６の間に結合されている様子
が示されている。
典型的にはトランジスタ装置である電流ドライバ２９は
、装置の高速動作モード中に定常電流を供給する念めに
オン状態を維持する。定常状態の下においては、ビット
線は所定のバイアス点へバイアスされる。メモリセルが
導通状態になると、ビット線２６へ結合されている検出
増幅器はそのバイアス点からの変化をビット線２６にお
ける状態変化として検出する。しかし、この技術には太
きな欠点がある。よシ高遠の動作を行うことができるが
、電流ドライバ２９が連続して動作するからＰＬＤのた
めに非常に大きい電流を必要とする。
この電流増加はよシ多くの電力と付加電力を消費する必
要がおることを意味する。
次に、ＥＰＲＯＭセル２７ａ　を信号路から除去する本
発明のアーキテクチャが示されている第４図を参照する
。ＥＰＲＯＭ３０ｍ、３１ｍ、３２ｍ、３３ｍは第２図
と第３図に示すＥＰＲＯＭセル３０〜３３に等しいが、
添字ａをつけて示す。しかし、第４図の回路においては
、各ＥＰＲＯＭセルの制御ゲートへは５ボルトのような
電圧が供給される。その電圧は、そのセルが消去されて
いるならば、そのセルを導通状態にする。レベル変換器
／ノ（ツ７ア（以下、単にバッファと記す）３７″＆た
は３Ｂを可能状態にするために、種々のセル２７ｍの出
力端子はビット線ではなくてそれぞれのバッファ３７ま
たは３８へ結合される。各人力Ｉ６”Ｉｎ　（第４図に
はＩｏと１１だけが示されている）が反転レベル変換器
／バッファ３７へ結合され、各入力は非反転レベル変換
器／バッファ３８へも結合される。バッファ３７と３８
は別々のレベル変換器および別々のバッファで構成でき
る。バッファ３Ｔ、３Ｂの出力端子は、同じ列の他のバ
ッフ７３７．３８からの出力端子とともにピッＩ・ｔｌ
ｉ！２６ｍへ結合される。第４図に示す回路においては
、各出力端子対は一緒に結合され、それからアンドゲー
トの入力端子として結合される。そのアンドゲートはそ
れの入力端子へ供給される全ての項の論理積をとる。第
４図において、２つの入力ＩＯと！宜が出力端子におい
てアンドゲート３５により組合わされて、信号＾とＢに
対する演算子論理を決定する次めの積項を供給する。
各ｌＰＲＯＭセル２７ａが消去されている時だけ、バッ
ファ３Ｔま之は３８を可能状態にするために、４ＩＰＲ
ＯＭ七ル２７ａはバッファ３７または３８へ結合される
。たとえば、第４図において、バッファ４１はセル３０
ｍの状態により可能状態にされ、バッファ４２はセル３
１ａの状態により可能状態にされる。Ａが入力！。とし
て示されている。
セル３０ｍの消去された状態のためにバッファ４１が可
能状態にされたとするとＡ／が出力端子に現われ、セル
３１＆の消去された状態の九めにバッファ４２が可能状
態にされたとするとＡが出力端子に現われる。メモリセ
ル３０ｍと３１ａ　がプログラムされたとすると、入力
信号は出力に対して何の作用も及ぼさない。何らかの理
由でメモリセル３０ｍと３１楓が消去状態にあるとする
と、２つの直列ｐ形トランジスタ３９ｍ　、　１９ｂが
導通状態にあるためにバッファ４１．４２の出力線が引
下げられる。トランジスタ３９ｍ、３９ｂ　のゲートは
メモ１７４．ル３Ｑｍ、３１ｍへそれぞれ結合される。
各入力に対する各メモリセル対は同等に動作する。
アンドゲート３５を使用することにより、論理積をとら
れる所定数の入力が選択される。
第４図にはＥＰＲＯＭ２７ｍだけが示されておシ、図示
を簡単にする九めにそれの負荷トランジスタは示してい
ないことに注目すべきである。しかし、第４図および後
の図に示されているｌＰＲＯＭセルは正しく動作するた
めに負荷トランジスタを必要とする。それらの負荷トラ
ンジスタは第３図に装置２９として示され、第８図には
装置６１として示されている。
本発明のアーキテクチャは装置の信号路からＥＰＲＯＭ
メモリセル２７ｍを除くことがわかる。すなわち、各Ｅ
ＰＲＯＭセル２７ａはそれぞれのバッファ３７１九は３
８の可能化を制御する。　ＥＰＲＯＭセル２７ｍは信号
路から除かれるから、メモリアレイの入力端子に入力信
号が供給される前に、各ｌＰＲＯＭはそれのそれぞれの
バッファ３７または２８の可能化ま次は不能化を行うこ
とができる。
それから、与えられ九人力線Ｋ（１＝Ｉｎに入力が供給
されると、ピット線２６ａへ正しい出力を供給する丸め
に、それぞれのバッファを介し℃それを結合する必要が
あるだけである。入力信号が供給される前にＥＰＲＯＭ
セル２７ａをアクセスできるから速度を高くできる。
次に、本発明を実施する別の回路４０が示されている第
５図を参照する。各入力端子は、第４図の回路と同様に
、バッファ３７，３８へ結合される。第５図にはただ２
つの入力Ｉ・と！虱が示されているが、入力の実際の数
は純粋に設計上の選択である。各バッファ３７．３８は
入力信号を反転し九出力と、反転し々い出力をそれぞれ
供給する。バッファ３７，３Ｂの出力端子は、第４図の
回路とは異って、−緒には結合されない。その代シに、
バッファ３７．３８の各セットはマルチプレクサ（ＭＵ
Ｘ）４３への入力として結合される。
マルチプレクサ４３のどの入力端子がそれの出力端子へ
結合するかの選択は、それのＭＵＸ　４３へ結合されて
いるｌＰＲＯＭセル２７ｂの格納されている状態により
決定される。たとえば、入力１．に対して、セル２７ｂ
がプログラムされた状態にあるとすると、それはＭＵＸ
４８　に入力ＡまたはＶの１つを選択させ、セル４７が
消去された状態にあるとすると、それは他の入力Ａまた
はＡ／をそれぞれ選択する。
回路４０において、与えられた列−行位置に対してＭＵ
Ｘ４３の動作を制御する九めに１つのＥＰＲＯＭセル２
７ｂが利用されるととく注目されたい。ＭＵＸ４３の出
力はそれのそれぞれのアンドゲート４４への入力として
結合される。その出力は積項を検出増喝器へ供給する。
与えられたアンドゲート４４へ結合される入力の散拡積
項の数を決定すること、およびそれは単碌る設計上の選
択であることを理解すべきである。回路４０は信号路中
にマルチプレクサ４３に関して付加装置を含むが、ある
入力と、その入力の補数の間で選択するために各ＭＵＸ
４３を選択するのに２つのＥＰＲＯＭセルを必要とする
から、ＥＰＲＯＭセルの実際の数は半分に減少させられ
たことに注目されたい。また、ＰＬＤの速度を高くする
ためにＥＰＲＯＭセル２７ｂは信号路からいぜんとして
除されることに注目すべきである。
次に、第４図の回路の別の実施例が示されている第６図
を参照する。また、ただ２つの入力がＡおよびＢとして
示されているが、実際の数は設計上の選択の問題である
。第６図の回路４５の各入力端子はバッファ３７．３８
へ結合され、それらの入力は入力信号の反転出力と非反
転出力をそれぞれ供給する。それらの出力は一緒に結合
されて入力をアンドゲート４９へ供給する。アンドゲー
ト４９の出力はオアゲート４８への入力として結合され
る。その出力は積項の和を供給する。いくつかの等しい
アンドゲートの出力がオアゲー）４Ｂへの入力として結
合される。積項の実際の構成は再び任意であり、第６図
に示されているアンドゲートの構成は単なる例である。
プール変換により他の論理ゲートが等しい論理機能を提
供できることに注目されたい。
回路４５の別の実施例は、各バッファ３７または３８を
可能状態にするために、シフトレジスタをＥＰＲＯＭセ
ル２７ｍ　と組合わせて用いる。第４図に示す回路とは
異って、各ＥＰＲＯＭセル２７ｍをバッファ３７ｔ７’
ｈは３Ｂへ直結する代夛に、ＥＰＲＯＭ２７ａ　０ｔｔ
ｌ力はシフトレジスタ４９へ結合される。すなわち、セ
ル３０ａは出力をシフトレジスタ５０へ供給するために
結合され、セル３１ｍはシフトレジスタ５１へ結合され
、セル３２ａはシフトレジスタ５２へ結合され、セル３
３ｍはシフトレジスタ５３へ結合される。各シフトレジ
スタ４９の出力はそれの対応するバッファ３７ま九は３
８へ結合される。たとえば、シフトレジスタ５０はバッ
ファ４１へ結合され、シフトレジスタ５１はバッファ５
２へ結合される。更に、１ｉ：ＦＲＯＭセルの与えられ
た列が全て直列結合されて、シフトレジスタ５０の出力
がバッファ４１へ結合されるばかりでなく、シフトレジ
スタ５１への入力としても結合される。シフトレジスタ
５１の出力はバッファ４２と、列の次のバッファに対す
る対応するシフトレジスタ等とへ結合される。列の第１
のメモリセル３０ｍ　　に対応する最初のレジスタ５０
は外部入力を受け、列の最後のメモリセルに対応する最
後のレジスタは外部で使用する出力を供給する。各メモ
リ列に対して一連のシフトレジスタ４９が設けられる。
動作時には、入力信号を供給する前にＥＰＲＯＭセル２
７ａ　　の出力をそれのそれぞれのバッファ３γまたは
３８に保持するためにシフトレジスタ４９が用いられる
。各Ｅｌ：ＰＲＯＭセル２７ａ　の格納されている状態
は、各メモリセル２７ｍの出力をそれの対応するシフト
レジスタ４１１に保持させることにより決定される。シ
フトレジスタ４９がそれの対応スるメモリセル２７ｍか
らの出力を保持するト、各メモリセルの読出しが終らさ
れ、読出し動作を終了できる。すなわち、情報がシフト
レジスタ４９に保持されたとすると、メモリセル２７ｍ
はもはや導通する必要はなく、全てのセルの動作を停止
させることができる。メモリセル２７ｍ　の動作を停止
させることにより電力が節約される。その保持された情
報は各シフトレジスタ４９かもの出力として対応するバ
ッファ３７または３８へ供給される。この点で、入力信
号を入力端子へ供給できる。メモリセル２７１は信号路
に再びないことに注目されたい。
保持がシフトレジスタ４９から必要とされる全てである
とすると、シフトレジスタ４９０代シにラッチを使用で
きる。しかし、この別の実施例においては、シフトレジ
スタ４９は付加目的の九めく用いられる。試験、評価お
よ７びデバツギングのようなある目的のためには、ＰＬ
Ｄのプログラミング動作を迅速に変更することが有利で
あることを理解すべきである。たとえば、ｌＰＲＯＭセ
ルを用いる従来のＰＬＤ装置においては、装置の性能評
価を行うために、与えられたプログラミングパターンを
各種のｌＰＲＯＭセルにプログラムする必要がある。こ
のプログラミングパターンを変Ｗ−ｆるものとすると、
セルを消去し、それから再プログラムしなければならな
い。典整的な紫外線（ｔｙｖ　）　ＥＦＲＯＭにおいて
は、消去し、新しいパターンを再プログラムするために
１時間かかる。最近の７ラツシユｌＰＲＯＭセルを用い
ても、消去およびパターンの再プログラムに１秒かかる
ことがある。本発明の回路により、再プログラミングに
要する時間を１パタ一ンｍｌＯ秒のオーダーまでも短縮
できる。
パターンの再プログラミングに要する時間をそのように
短くするためにシフトレジスタ４９が用いられる。セル
２７ａ　　を再プログラミングする代シニ、希望のプロ
グラミングパターンが外部から入力される。メモリセル
からの出力をエミユレートするために、情報はレジスタ
列４９に直列に桁送シされる。メモリセル２７ｍを再プ
ログラミングする代シに、情報は各シフトレジスタに保
持される。この保持動作が終ると、回路４５は、メモリ
セル２７ａがプログラムされるかのように、入力信号に
応答する。ｌＰＲＯＭセルの消去とプログラミングより
はるかに速くシフトレジスタは動作するから、速度性能
が得られる。
更に、回路４５０Ｅ　Ｆ　ＲＯＭセル２７ｍとシフトレ
ジスタ４９の構成は、与えられたメモリセルから保持さ
れ、かつ後で異なる行の動素子に対応するバッファへ加
えられ九情報を桁送シするとともできる。ま之、直列結
合されているシフトレジスタ４９０列がメモリセルの各
列のなめに設けられることも理解すべきである。更に、
シフトレジスタ列中の最後のシフトレジスタの出力端子
は出力を装置の外部へ供給できる。その出力は、ｌＰＲ
ＯＭセル２７ａ　に格納されている情報に対応するデー
タ列を供給する。
次に、第５図に示されている回路４０のシフトレジスタ
の構成が示されている第７図を参照する。
レベル変換器／バッファ３７．３８と、ＭＵＸ４３と、
アンドゲート４４とは第５図に示されている回路５に含
まれているそれらの素子とそれぞれ等しく機能する。し
かし、回路５５においては、ＭＵＸ　４３　カｌＰＲＯ
Ｍ　セｈ　２７ｂ　ヘ直結サレル代’）にｌＰＲＯＭセ
ル２７ｂの出力がシフトレジスタ４９ｂに保持される。
ＥＦＲＯＭ２７ｂとシフトレジスタ４９ｂは第６図に示
されている同じ部品と等しく機能する。しかし、第７図
においては、回路におけるのと同様に、ＭＵＸ４３を制
御するために１つのｌＰＲＯＭセルだけが用いられる。
ＥＰＲＯＭセル２７ｂ　　の出力はそれの対応するシフ
トレジスタ４９ｂ　に保持される。それは、各ＭＵＸ４
３の２つの入力のうち、それの出力端子へ結合すべき１
つの入力を選択する。第６図の回路と同様に、外部入力
をシフトレジスタへ供給できる。シフトレジスタ４９ｂ
へ供給された列部入力により、個々のＥＰＲＯＭセル２
７ｂ　にプログラミング情報を格納する必要なしに、よ
シ高速のプログラミング動作を行うことができる。ま九
、アンドゲート４４が４つの入力端子を有するものとし
て示されているが、積項を形成する入力の実際の数は設
計上の選択の問題である。
次に、第６図の回路４５を相補金属−酸化物一半導体（
０ＭＯ８）回路で構成し比例を示す第８図を参照する。
回路６０は１つの信号路、図示の例ではＡ１に対応する
部品だけを示す。電圧Ｖｃｃと、この場合にはアースで
あるＶｓａの間で、ｌＰＲＯＭメモリセル２７ｂと直列
にｐ形トランジスタ６１が結合される。そのトランジス
タ６１とセル２７ｂはクロック制御される０ＭＯ８トラ
ンジスタ対として動作する。クロック信号φ２がトラン
ジスタ６１のゲートと７リツプフロツプ６２の負荷入力
端子とへ加えられる。メモリセル２７ｂの出力端子（メ
モリセル２７ｂのドレインにある）はＤＬ大入力してＤ
形フリップフロップ６２へ結合される。
フリップフロップ８２はφ２によりロードされるラッチ
として動作するが、それのＤｓ入力端子は前段の入力端
子へ結合され、それの出力端子は次段のＤｓ入力端子へ
結合されて、Ｄ形フリップフロップ６２がシフトレジス
タとして動作できるようにする。第２のクロック信号φ
１がＤ形フリップフロップ６２へ結合されて、そのフリ
ップフロップをクロック制御する。
トランジスタ６３〜６６はＭＵＸ４３　　として動作す
る。トランジスタ６３と６５はｎ形であり、トランジス
タ６４と６６はｐ形である。トランジスタ６３と６４は
一緒に導通状態になって、信号人を送るととができるよ
うにする。トランジスタ６５と６６は交互に導通して信
号Ａ／を出力端子へ結合できるようにする。レジスタ６
２の非反転出力端子がトランジスタ６３，６６のゲート
へ結合される。レジスタ６２の反転入力端子がトランジ
スタ６４．６５のゲートへ結合される。したがって、動
作時には、非反転出力Ｑが高いとするとトランジスタ６
３と６４が導通し、他の状態ではトランジスタ６５．６
６が導通する。
動作時には、クロック信号φ２が低くなると、メモリセ
ル２Ｔｂ　　に格納されている情報が用いられる。メモ
リセル２７ｂは消去状態にあれば導通し、プログラムさ
れておれば導通しない。メモリセル２７ｂの出力が安定
させられると、クロック信号φ２はその情報をレジスタ
６２に保持させる。
そうすると、メモリセル２７ｂに格納されている情報の
読出しを継続するためにはクロック信号φ２を高い状態
に保つ必要はない。レジスタ６２に保持されている情報
は一対の０ＭＯ８）ランジスタロ３−６４ｔたは６５−
６６を導通させて、信号ＡまたはＡ／を通させる。
次に、第１図に示されているメモリアレイ１０に等しい
メモリアレイ１０ｍ　が示されている第９図を参照する
。このメモリアレイ１０ａは、列７１に並べられた複数
のメモリセル２７ｃを有する。
従来のアーキテクチャ、たとえば第２図の回路２０、に
おいては、九だ１組のレベル変換器２１およびバッファ
２２．２３が！０のような各入力線の九めに用いられる
。バッファ２２．２３の出力端子がそれぞれの行線７２
．７３へ結合される。それらの稜線は対応するセル行へ
結合される。この従来技術は本発明の回路により容易に
実現できるが、第１０図に用いる別のアーキテクチャが
用いられる。
次に、列７１ａに配置された複数のメモリセル２７ｄ　
を有するメモリアレイ１０ｂが示されている第１０図を
参照する。入力線工０が各列７１ａ内の対応するメモリ
セル２７ｄの行へ結合される。
しかし、この別のアーキテクチャでは、バッファ３７．
３８が各メモリセル領域７４に分布されるから、第９図
に示されているような完全な行線のなめに一対のバッフ
ァを有する代シに、第１０図のアーキテクチャは、破Ｉ
ｗ７５で示すように各メモリ場所７４にバッファ３７．
．３８を含む。第１０図に示す分布アーキテクチャは、
第９図に示す２本の行線７２．７３ではなくて、１本の
行線７６を要する。この分布により、行線の数が減少す
ることと、各メモリ場所７４に異なるバッファ構成を設
けるととができるという利点が得られる。好適な実施例
ではバッファ３Ｔと３８を分布させ、かつＭＵＸ４３と
シフトレジスタ４９を用いるならばそれらの装置も分布
させるが、本発明を実施するなめに従来の２本の線Ｔ２
と７３を用いる技術を容易に実現できることを理解すべ
きである。
本発明のアーキテクチャを用い、ｌＰＲＯＭセルをそれ
の信号路から除い之特定のＰＬＤＫついて説明したが、
この技術は他の装置で容易に実現でき、ＰＬＤに限定さ
れるものではないことを理解すべきである。更に、説明
し九メモリセルのためにＥＰＲＯＭ以外のメモリ装置を
容易に使用できる。
また、第４図乃至第７図に示すＥＰＲＯＭセルは正しい
動作を行うために負荷トランジスタを必要とするが、図
面を複雑にしないために負荷トランジスタは含めなかっ
た。）ＦＲＯＭ装置のためのそのような負荷装置は周知
である。第８図にはトランジスタ６１が０ＭＯ８）ラン
ジスタとして示されている。したがって、第４図乃至第
７図においてトランジスタとして０ＭＯ８）ランジスタ
を用いるためには、負荷装置として動作させるためにｐ
形トランジスタがＶｃｅ　と各メモリセルの出力端子の
間に結合される。更に１第４図にトランジスタ１９ｍ　
と３９ｂにより示されている実施例を他の図に示す回路
に容易に用いることができる。
【図面の簡単な説明】
第１図はプログラム可能な論理装置の基本的な部品を示
すブロック図、第２図はメモリセルが信号路中にあるよ
うなメモリアレイの素子を示す従来の技術の回路図、第
３図はメモリアレイへの２人力に対する第２図の等価回
路図、第４図は信号路からメモリセルが除かれている本
発明のアーキテクチャを示す回路図、第５図は信号路か
らメモリセルが除かれ、信号路中のマルチプレクサを制
御する九めにメモリセルを用いる本発明の別の実施例の
回路図、第６図はメモリセルに格納されている状態を保
持するためにシフトレジスタを用いる、第４図に示すア
ーキテクチャを示す回路図、第７図はメモリセルの状態
を保持するためにシフトレジスタを用いる、第５図に示
すアーキテクチャの回路図、第８図は第７図に示すアー
キテクチャにおいてラッ＋’、＠用いる１つの実施例を
示す回路図、第９図はメモリアレイへの１つの入力端子
における非分布バッファ段の実施例を示す略図、第１０
図は本発明で用いられる分布バッファ技術を示すブロッ
ク図である。 １０−・・・メモリアレイ、１１＠・・Φ検出増幅！、
１２・拳・中マクロセル、２７ａ＃ｃ・・−メモリセル
、３０ｍ、３１ｍ、３２ｍ、３３ａ　働・・−ＥＰＲＯ
Ｍセル、　３７．３ｇ、４２　・令・−バッファ、（４
９）５Ｇ　、５１．５２．５３　慟・曝・シフトレジス
タ。 ７ＩＧ　　　ｌ

Claims (4)

    【特許請求の範囲】
  1. （１）複数の入力端子と、それらの入力端子において動
    作する内蔵プログラムにより決定される複数の出力端子
    とを有するプログラム可能な論理装置（ＰＬＤ）におい
    て、 前記プログラムを格納する複数のメモリセルと、前記入
    力端子をバッファする複数のバッファと、を備え、各前
    記入力端子は少くとも１つの前記バッファへ結合され、
    入力信号を通すために各前記バッファを可能状態にする
    ために、各前記バッファに対して、対応する１つの前記
    メモリセルが結合され、各前記バッファの可能化は前記
    対応するメモリセルの格納されている状態により決定さ
    れることを特徴とするプログラム可能な論理装置。
  2. （２）複数の入力端子と、それらの入力端子において動
    作する内蔵プログラムにより決定される複数の出力端子
    とを有するプログラム可能な論理装置（ＰＬＤ）におい
    て、 前記プログラムを格納するためにアレイ状に配置された
    複数のメモリセルと、 前記入力端子をバッファする複数のバッファと、を備え
    、各前記入力端子は一対の前記バッファへ結合され、前
    記一対はインバータと非インバータであり、入力信号と
    、その入力信号の補数とを通すために各前記バッファを
    可能状態にするために、各前記バッファに対して、対応
    する１つの前記メモリセルが結合され、各前記バッファ
    の可能化は前記対応するメモリセルの格納されている状
    態により決定されることを特徴とするプログラム可能な
    論理装置。
  3. （３）複数の入力端子と、それらの入力端子において動
    作する内蔵プログラムにより決定される複数の出力端子
    とを有するプログラム可能な論理装置（ＰＬＤ）におい
    て、 前記プログラムを格納する複数のメモリセルと、少くと
    も１つの前記バッファへおのおの結合される複数のバッ
    ファと、 各前記入力端子に対応するバッファへおのおの結合され
    る複数のマルチプレクサ（ＭＵＸ）と、を備え、入力信
    号を通すために各前記ＭＵＸへの入力端子を選択するた
    めに、各前記ＭＵＸに対して、対応する１つの前記メモ
    リセルが結合され、前記セルの選択は前記対応するメモ
    リセルの格納されている状態により決定されることを特
    徴とするプログラム可能な論理装置。
  4. （４）複数の入力端子と、それらの入力端子において動
    作する内蔵プログラムにより決定される複数の出力端子
    とを有するプログラム可能な論理装置（ＰＬＤ）におい
    て、 前記プログラムを格納するためにアレイ状に配置された
    複数のメモリセルと、 前記入力端子をバッファする複数のバッファと、入力信
    号とそれの補数を受けるために対応する一対のバッファ
    へおのおの結合される複数のマルチプレクサ（ＭＵＸ）
    と、 を備え、各前記入力端子は一対の前記バッファへ結合さ
    れ、前記一対はインバータと非インバータであり、対応
    する入力端子またはその入力端子の補入力端子を選択す
    るために、各前記ＭＵＸに対して、対応する１つの前記
    メモリセルが結合され、前記ＭＵＸの選択は前記対応す
    るメモリセルの格納されている状態により決定されるこ
    とを特徴とするプログラム可能な論理装置。
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