JPH04192809A - プログラマブル集積回路 - Google Patents

プログラマブル集積回路

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JPH04192809A
JPH04192809A JP2323783A JP32378390A JPH04192809A JP H04192809 A JPH04192809 A JP H04192809A JP 2323783 A JP2323783 A JP 2323783A JP 32378390 A JP32378390 A JP 32378390A JP H04192809 A JPH04192809 A JP H04192809A
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JP
Japan
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input
parallel
data
serial
control signal
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JP2323783A
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Keiichi Kawana
川名　啓一
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Kawasaki Steel Corp
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    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、プログラマブル配線を有し、それをユーザが
任意にプログラムすることによフて所望の機能素子を実
現するプログラマブル集積回路に関する。
〈従来の技術〉 従来より、論理をデータの一種としてプログラム可能な
内部構造を有するプログラマブル集積回路、例えば各種
のＲＡＪ、ＳＲＡＭや、各種のＦＲＯＭ、ＥＦＲＯＭ、
またはＥＥＦＲＯＭなどを用いたＰＬＤ　（プログラマ
ブル・ロジック・デバイス）が知られている。
このようなプログラマブル集積回路においては、集積回
路内に所望の機能素子を形成するため、所望の論理を書
き込むプログラミングかユーザによって行われる。　そ
のプログラム方式として、例えばヒユーズ型、電気消去
型、紫外線消去型などがある。
例えば電気的に書き込み可能なプログラマブル集積回路
として、その回路を第４図に概略図にて示す、　第４図
には、集積回路として例えばＳＲＡＭ（スタティック・
ランダム・アクセス・メモリ）等のプログラマブル論理
素子（以下ｒＰＬＤＪと称する）１０５を有し、さらに
プログラミングデータの書き込みを行うＸ−デコーダ（
ビットライントライバ）１０１およびＹ−デコーダ（ワ
ードライントライバ）１０３を有している。　これらデ
コーダとしてシリアルデータ入出力用シフトレジスタを
用いている。　このシリアルデータ入出力用のシフトレ
ジスタは、第５ａ図に例示するような回路から構成され
得る。　例えばビットライントライバに入力されるシリ
アルデータは、３４５ｂ図に示されるように、クロック
信号ＣＬＫの信号入力に応じて１ビット毎に入力されて
シフトされていく。　ビットライントライバ１０１にビ
ットラインの本数分だけシリアルデータを受は取るため
、シリアルデータは、クロック信号に応じて順次１個ず
つシフトレジスタに入力され、ビットラインの本数分だ
けクロック信号が入力されてデータ入力が停止する。
一方、ワードライントライバ１０３は、クロック信号に
応じて所定のレジスタにシフトされる。　この場合に、
両ライントライバにイネーブル信号が入ると、ビットラ
イントライバ１０１のシフトレジスタにあるビットライ
ンに関するデータが、ワードライントライバ１０３のシ
フトレジスタにあるワードライ、ン位置の、ＰＬＤ１０
５のプログラマブル論理要素（以下にｒＰＬＥＪと称す
る）に書き込まれる。　例えば、第５ｃ図のようにビッ
トライントライバ１０１のｎの位置のレジスタにデータ
があり、ワードライントライバ１０３０ｍの位置のレジ
スタにデータがある場合に、第５ｂ図に示されるように
ビットラインイネーブル信号Ｂ−ＥＮと、ワードライン
イネーブル信号Ｗ−ＥＮとの一致するタイミングにてＰ
ＬＤ１０５の両ライン交差位置のＰＬＥに所望の論理が
入力される。
同様にして、データがビットライントライバ１０１のシ
フトレジスタに新たなデータを所定数分だけ読み込み、
これに応じてワードライントライバ１０３のシフトレジ
スタのデータを所定書き込み位置のワードラインにシフ
トさせる。　そして次のビットライン上のデータが所定
書き込み位置のワードライン上のプログラマブル論理素
子１０５の位置に書き込まれる。
このようにしてプログラミングデータがＰＬＤ１０５に
書き込まれていく。
このようにデコーダをシフトレジスタとすると、他の入
出力手段に比べてチップ面積等を節約し、配線幅も減ら
すことができるという利点がある。　このような構成の
プログラマブル集積回路としては、例えば米国特許第４
．８７０，３０２号公報に記載されているものがある。
〈発明が解決しようとする課題〉 この上記従来の回路において、シフトレジスタによるプ
ログラミングデータの書き込み（転送）は、１ピツト毎
に行っているため、仮にプログラミングデータをデータ
レコーダからパラレルに受は取ったとしてもプログラミ
ングデータの書き込みは、シリアルに行われるため、書
き込み時間はプログラミングデータの転送時間によって
決定されてしまう、　この転送時間の速度は、機能設定
のためのプログラミングの前に行うテストプログラムを
実行する際に、特に重要となってくる。　テストプログ
ラミングは、ユーザが如何なる回路をもプログラミング
により構築できることを保証するため、論理設定のため
のプログラミングの前に行われるものであり、特に電気
的にプログラムを行うＰＬＤに重要な特徴である。　こ
のテストプログラミングは、配線のチエツク等の各種の
テストを例えば数百通りも実行させるプログラムである
。　このテストプログラムを実行させる際に上述したシ
フトレジスタによるデータの転送速度が遅いと、テスト
プログラミングの処理時間が所望以上に掛かるという不
都合が生じる。
本発明の目的は、上記問題点を解消し、シフトレジスタ
によるデータの転送時間を短縮し、しかもテストパター
ンに応じてデータの転送時間を変更できるプログラマブ
ル集積回路を提供することにある。
＜ａｍを解決するための手段〉 上記課題を解決するため、本発明は、プログラミングデ
ータを書き込むための手段を内蔵し、プログラミングデ
ータを書き込み可能なプログラマブル集積回路において
、 前記プログラミングデータを書き込むための手段は、１
ビットのシリアル入力をパラレル出力する手段と、デー
タのビット幅を変更することが可能な、シリアル入力ま
たはパラレル入力をパラレル出力する手段とを有し、 前記データのビット幅を変更することが可能な、シリア
ル入力またはパラレル入力をパラレル出力する手段に制
御用信号を入力する手段とを有し、 前記制御用信号を入力する手段からの前記制御信号の入
力により、シリアル入力またはパラレル入力をパラレル
出力する手段は、シリアル入力またはパラレル入力が選
択されることを特徴とするプログラマブル集積回路を提
供する。
好ましくは、前記シリアル入力ま５たはパラレル入力を
パラレル出力する手段は、前記制御用信号を入力する手
段からの前記制御信号の入力により、データ入力のビッ
ト幅が変更されるとするのがよい。
〈発明の作用〉 本発明に係るプログラマブル集積回路は、プログラムデ
ータのシリアル入力またはパラレル入力をパラレル出力
する手段（以下に「直列／並列入力−並列出力手段」と
略す）の入力方式を、制御信号を入力する手段（以下に
「制御信号入力手段」と略す）からの制御信号により、
シリアルからパラレルにまたその逆に変更することがで
きるため、比較的低速でプログラムを書き込む際には、
シリアル入力をパラレル出力することにより行い、比較
的高速でプログラムを書き込む際には、データをパラレ
ル入力し、そのデータをパラレル出力することにより行
うことができる。　しかも制御信号入力手段からの制御
信号に応じて上記直列／並列入力−並列出力手段のビッ
ト幅を変更することができるため、書き込みプログラム
の量に応じてデータの入力、シフト等のビット幅を最適
値とすることができるため、ユーザの自由度が向上する
とともに大量のプログラムを書き込むのに要する時間を
短縮することができる。
本発明に係るプログラマブル集積回路の作用を、３４３
図の模式面に従って説明すると、論理データ記憶手段（
１）にマトリックス的に論理データを書き込んでいく際
に、制御信号入力手段（４）からの制御信号によりデー
タの直列／並列入力−並列出力手段（２）の入力方式、
例えばシリアル入力またはパラレル入力を選択し、しか
も適切なビット幅を選択することもでき、このビット幅
に一致するデータを直列／ｌ！列人六人カー並列出力手
段）に並列に取り込み、このときシリアルデータ入力手
段（３）の所定ライン位置に書ぎ込みデータがシフトさ
れ、それぞれの入力手段に書き込み信号（イネーブル信
号）が入力されて、その、ライン位置の論理データ記憶
手段（１）に前記直列／並列入力−並列出力手段（２）
からデータが並列に書き込まれる。
制御信号入力手段の制御に応じて直列／並列入力−並列
圧力手段のビット幅が変更できるため、大量のプログラ
ムデータを書き込むテストパターン・プログラミングな
どの場合にビット幅を通常のプログラム入力時より大き
く、かつ適切なビット幅とすれば、テストに要する時間
を短縮することができる。
〈実施例〉 本発明の好適実施例を図面に基づき説明する。
第１図には、本発明に係る複数のビットを並列に入力す
る手段の回路構成の一実施例を示す。
この回路図は、例えばプログラマブル集積回路のビット
ライントライバのシフトレジスタの詳細図である。　こ
のシフトレジスタ１１は、複数のデータがＤ入力端子に
入力されるとともに、クロック信号がＣＫ入力端子に入
力される複数偏のＤ型フリップフロップ１３；１３ａ〜
１３ｈを有し、このＤ型フリップフロップ１３のＱ出力
端子は、セレクタ１５の第２ＤＩ４子２１に接続され、
さらに所定数Ｎだけ隣のセレクタ１５の第１端子１９に
接続される。　さらにＤ型フリップフロップ１３のＱ出
力端子は、ビットラインに接続されるスイッチ１７；１
７ａ〜１７ｈを経てプログラマブル論理素子（図示せず
）の複数のプログラマブル論理要素（ＰＬＥ）に接続さ
れる。　前記セレクタ１５の制御入力端子はテスト信号
線ＴＥＳＴにそれぞれ共通接続されており、このテスト
信号線からの制御信号に応じて直列／並列入力およびビ
ット幅が選択される。　即ち、図示例においては、テス
ト信号線からの制御信号に応じて１ビット毎のシリアル
データ入力か、８ビット毎のパラレルデータ入力かを選
択する。　この場合に、８ビット毎のパラレルデータ入
力を選択した場合には、シフトレジスタ１１に８ビット
毎にパラレル入力されたデータは、１クロツクに応じて
８ビット毎に並列にシフトされる。
かかる構成のシフトレジスタにおいて、通常のプログラ
ム書ぎ込み時には、テスト信号線が低レベル”Ｌ“とな
り、テスト信号線に接続されるセレクタ１５（例えば１
５ａ）は、セレクタ１５の第２端子２１（例えば２１ａ
）に入力される信号、即ち前段のＤ型フリップフロップ
（例えば１３ａ）のＱ出力端子の出力信号を後段のＤ型
フリップフロップ１３（例えば１３ｂ）のＤ入力端子に
接続する。　同様に全てのセレクタが第２の端子２１ａ
〜２１ｈを選択する。
したがフて、この場合には、第４ａ図に示した１ビット
シフト型のシフトレジスタと同様の動作を行うことにな
る。
次にテストプログラム書き込み時には、テスト信号線が
高レベル”Ｈ″となり、テスト信号線に接続されるセレ
クタ１５（例えば１５ａ）は、セレクタ１５の第１端子
１９（例えば１９ａ）に入力される信号、即ちデータ信
号を選択し、このデータ信号をＤ型フリップフロップ１
３（例えば１３ｂ）のＤ入力端子に供給する。
第１図に示すシフトレジスタの例においては、８ビット
パラレルデータがテストプログラミング時に並列に入力
される場合を想定して配線されており、８個のデータ線
がＤ型フリップフロップ１３ａ〜１３ｈに接続される。
　ただし、一番目のデータ線は、Ｄ型フリップフロップ
１３ａに直接接続され、２番目〜８番目のデータ線はそ
れぞれ７個のセレクタ１５ａ〜１５ｇを経て選択的にＤ
型フリップフロップ１３ｂ〜１３ｈにそれぞれ接続され
る。　　Ｄ型フリップフロップ１３ａ〜１３ｈのＱ出力
端子は、それぞれ７個隔てた９番目以降の各り型フリッ
プフロップ１３のＤ入力端子にセレクタ１５を経て接続
される。　例えばＤ型フリップフロップ１３ａのＱ出力
端子は、セレクタ１５ｈを経て８個隣のＤ型フリップフ
ロップ１３のＤ入力端子に接続される。　他のＤ型フリ
ップフロップ１３についても同様に接続される。
このような構成のため、テストプログラム書き込み時に
は、８個のＤ型フリップフロップ１３ａ〜１３ｈのＱ出
力端子のデータは、クロック信号線からの１クロツクに
よって、それぞれ８個隣のＤ型フリップフロップ１３に
同時に供給される。
このような通常のプログラム書き込み時またはテストプ
ログラム書き込み時におけるタイミングチャートを第２
８および２ｂ図に基づき説明する。　＄　２　ａ図には
通常のプログラム書き込み時におけるクロック信号ＣＬ
Ｋとデータ書き込み信号ＤＡＴとを示し、データ書き込
み信号ＤＡＴは、１ビットシリアルでＰＬＤに書き込ま
れ、例えば上記のような回路配線の場合には、８クロツ
クによって８ビットデータがＰＬＤに書き込まれる。　
また第２ｂ図にはテストプログラム書き込み時における
クロック信号ＣＬＫとデータ書き込み信号ＤＡＴとを示
し、　データ書き込み信号ＤＡＴは、複数ビットが並列
にＰＬＤに書き込まれ、例えば上記のような回路配線の
場合には、１クロツクによって８ビットデータがＰＬＤ
に同時に書き込まれる。
以上のような構成の本発明に係る回路において、テスト
信号線からの制御信号に基づきデータ入力のビット幅を
、任意にまたは最適値に、例えば１ビットシリアルから
８ビットパラレルに変更することができ、テストパター
ンを数百通りも、書き込み、実行させ、消去するような
場合のテストプログラミングに要する時間を短縮するこ
とができる。　テストパターンとその数に応じてビット
幅は、８ビットパラレルではなく、１６ビットパラレル
にすることも簡単な配線の変更によって容易に達成でき
る。　例えばセレクタ１５にトライステートセレクタを
用いれば、データ入力のためのビット幅を、１ビットシ
リアル、８ビットハラレ、ル、および１６ビットパラレ
ルにでも選択可能である。
例えばビット幅を８ビットパラレルに選択した場合には
、データ入力のための転送速度は約１／８程度となり、
ビット幅を１６ビットパラレルに選択した場合には、デ
ータ入力のための転送速度は約１／１６程度となり得る
。　またセレクタをさらに多入力選択可能なセレクタと
することにより、それ以上のビット幅の選択も可能とな
る。　ただし、かかる可能性には、配線の複雑化に伴う
回路面積の増大が伴う。　ブーログラマブル集積回路は
通常のＬＳＩに比べてゲート密度が約１７５程度と小さ
いことから、回路面積の増加はできるだけ最小限にとど
めたいという設計上の要求もあるため、３種類のビット
幅が選択できるようなシフトレジスタの回路配置程度ま
でが適切であると思われる。
なお、本発明は、メモリセルとして、 ＳＲＡＭに限らず、ＰＲＯＭ、ＥＰＲＯＭ。
ＥＥＰＲＯＭ等の他の電気的に書き込み、読み比し可能
なメモリセルや、プログラム配線可能なゲートアレイを
も用いることができる。
以上、本発明の実施例について説明したが、本発明は、
上記実施例に限定されず、本発明思想の範囲内において
、種々に変更、応用が可能である。
〈発明の効果〉 以上の詳細な説明から明らかなように、本発明のプログ
ラマブル集積回路によれば、プログラムデータの直列／
並列入力−並列出力手段の入力方式を、制御信号入力手
段からの制御信号により、シリアルからパラレルにまた
その逆に変更することができるため、比較的低速でプロ
グラムを書き込む際には、シリアル入力をパラレル出力
することにより行い、比較的高速でプログラムを書き込
む際には、データをパラレル入力し、そのデータをパラ
レル出力することにより行うことができる。　　しかも
制御信号入力手段からの制御信号に応じて上記直列／並
列入力−並列出力手段のビット幅を変更することかでき
るため、書き込みプログラムの量に応じてデータの入力
、シフト等のビット幅をｆｉ通値とすることかできるた
め、ユーザの自白度が向上するとともに大量のプログラ
ムを書き込むのに要する時間を短縮することができる。
【図面の簡単な説明】
第１図は、本発明に係るビットライントライバとしての
シフトレジスタの一実施例を示す回路図である。 第２ａ図および第２ｂ図は、通常プログラム書き込み時
およびテストプログラム書き込み時におけるそれぞれタ
イミングチャートである。 第３図は、一般的なプログラム集積回路を示す構成図で
ある。 第４図は、プログラマブル集積回路の一実施例を示す模
式図である。 第５ａ図は、従来のビットライントライバとしてのシフ
トレジスタの一例を示す回路図である。 第５ｂ図は、第５ａ図の回路構成におけるプログラム書
き込みのタイミングチャートである。 第５ｃ図は、ビットライントライバとワードライントラ
イバとにより書き込まれる様子を示す概念図である。 符号の説明 １１・・・シフトレジスタ、 １３軸・Ｄ型フリップフロップ・ １５・・・セレクタ、 １７・・・スイッチ

Claims (3)

    【特許請求の範囲】
  1. （１）プログラミングデータを書き込むための手段を内
    蔵し、プログラミングデータを書き込み可能なプログラ
    マブル集積回路において、前記プログラミングデータを
    書き込むための手段は、１ビットのシリアル入力をパラ
    レル出力する手段と、データのビット幅を変更すること
    が可能な、シリアル入力またはパラレル入力をパラレル
    出力する手段とを有し、 前記データのビット幅を変更することが可能な、シリア
    ル入力またはパラレル入力をパラレル出力する手段に制
    御用信号を入力する手段とを有し、 前記制御用信号を入力する手段からの前記制御信号の入
    力により、シリアル入力またはパラレル入力をパラレル
    出力する手段は、シリアル入力またはパラレル入力が選
    択されることを特徴とするプログラマブル集積回路。
  2. （２）前記シリアル入力またはパラレル入力をパラレル
    出力する手段は、前記制御用信号を入力する手段からの
    前記制御信号の入力により、データ入力のビット幅が変
    更されることを特徴とする請求項１記載のプログラマブ
    ル集積 回路。
  3. （３）プログラミングデータを書き込むための手段を内
    蔵し、プログラミングデータを書き込み可能なプログラ
    マブル集積回路において、前記プログラミングデータを
    書き込むための手段は、１ビットデータをワードライン
    に直列−並列変換するシフトレジスタと、直列入力また
    は並列入力を選択してデータのビット幅を変更するセレ
    クタを備えるビットラインに並列出力するシフトレジス
    タとを有し、 前記ビットラインに並列出力するシフトレジスタのセレ
    クタの制御入力端に接続されて、前記セレクタに制御用
    信号を入力する制御信号入力手段とを有し、 前記制御信号入力手段からの前記制御信号の入力により
    、前記ビットラインに並列出力するシフトレジスタのセ
    レクタは、直列入力または並列入力を選択し、データの
    ビット幅を変更することを特徴とするプログラマブル集
    積回路。
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