JPH0222716A

JPH0222716A - クロック制御回路

Info

Publication number: JPH0222716A
Application number: JP63173150A
Authority: JP
Inventors: Shingo Nomura; 進吾野村
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1988-07-11
Filing date: 1988-07-11
Publication date: 1990-01-25
Anticipated expiration: 2010-04-10
Also published as: JPH0731567B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はクロック制御回路に関し、特に、　ＣＭＯＳマ
イクロプロセッサ等のＣＭＯＳＬＳＩに好適なりロック
制御回路に関する。

（従来の技術）ディジタルシステムは通常、クロックと称される周期的
に発生するパルスに同期して動作するため、クロックを
発生するためのクロック制御回路又はクロック回路を必
要とする。

ところで、近年のディジタルシステムは、特に高速性が
要求される分野を指向する回路を除けば。

ＣＭＯＳＬＳＩが主流になっている。なぜならば、　Ｃ
ＭＯＳＬＳＩは消費電力が小さいという大きな利点を有
しているからである。

（発明が解決しようとする課題）代表的なＣＭＯＳＬＳＩであるＣＭＯＳマイクロプロセ
ッサを例にとると、　ＣＭＯＳマイクロプロセッサにお
いても上記の利点は生かされているが、マイクロプロセ
ッサではＨＡＬＴ状態等のアイドル状態がアリ。

このような状態での消費電力をさらに低減させることが
望まれている。

また、マイクロプロセッサ等のディジタルシステムに対
しては、初期化を行うためのシステムリセット信号を外
部から与える必要がある。ところが、システムリセット
信号の必要な長さやクロックとの同期の要否等のシステ
ムリセット信号に対する要求はシステム毎に異なってい
るのが通例である。従来のクロック制御回路は、システ
ムリセット信号を供給するための回路を別に設けなけれ
ばならないものがほとんどであり、システムリセット信
号を制御する機能を有するクロック制御回路でも、特定
のマイクロプロセッサ等のシステムに対応しているだけ
であった。

さらに、クロック制御回路の基本発振回路で発生する原
振は電源投入後しばらくの間は安定しないのであるが、
従来のクロック制御回路では、原振をシステムクロック
として用いることが多く。

その結果、電源投入時に不安定なりロックが供給されて
しまうという問題があった。

本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、第１に、複数種類のディジタ
ルシステムに適切なシステムリセット信号を供給するこ
とができるクロック制御回路を提供することにある。

本発明の他の目的は、電源投入時に不安定なりロックを
出力することがなく、また９例えばマイクロプロセッサ
におけるＩｆＡＬＴ状態のようなディジタルシステムの
アイドル状態での消費電力を低減することができるクロ
ック制御回路を提供することにある。

（課題を解決するための手段）本発明のクロック制御回路は２発振を停止し得る基本発
振回路、該基本発振回路の出力の導出を阻止し得る出力
阻止回路、リセット信号が入力された場合に複数種類の
タイミングでシステムリセット信号を出力し得るリセッ
トタイミング回路。

制御信号が入力された場合に該基本発振回路に対して発
振の停止を指令するか否かを設定信号に基づいて選択す
る回路、該設定信号に基づいて該リセットタイミング回
路におけるシステムリセット信号の出力のタイミングを
選択する回路、及び少なくとも電源投入時に該出力阻止
回路に対して所定の時間にわたって該出力の導出を阻止
するよう指令する回路を備えており、そのことにより上
記目的が達成される。

（実施例）以下に本発明を実施例について説明する。

本発明の一実施例の概略ブロック図を第１図に。

該実施例の各部の回路図を第２図〜第７図に示す。

本実施例のクロック制御回路は、基本的には、パワーオ
ンリセット回路１９選択回路２．基本発振回路３．出力
導出指令回路４．出力阻止回路５及びリセットタイミン
グ回路６を備えている。

基本発振回路３は、所定周波数のクロックを発生するも
のであるが、信号２１＾に基づいて発振を停止し得るよ
うに構成されている。

基本発振回路３の出力側に接続された出力阻止回路５は
９選択回路２からの入力信号２３Ａ、及び出力導出指令
回路４からの入力信号４１Ａ、　４２Ａ等を制御するこ
とにより基本発振回路３で発生した原振３１＾の外部へ
の導出を阻止することが可能な回路とされている。

出力導出指令回路４は、パワーオンリセット回路１から
の入力信号１２Ａ及び選択回路２からの入力信号２２Ａ
に基づき、出力阻止回路５における動作クロック出力の
阻止を指令する信号４１八及び４２＾を発生する回路で
あり、ゲート回路４１及びカウンタ回路４２を有してい
る。

基本発振回路３および出力阻止回路５の前段に接続され
ている選択回路２はゲート回路２１及び２２並びにラッ
チ回路２３を有している。選択回路２は。

設定信号ＩＡ、２Ａ等の状態に基づいて、制御信号３Ａ
が入力された場合に基本発振回路３に対して発振の停止
を指令するか否かを選択し、また、リセット信号１４Ａ
が入力された場合に出力阻止回路５に対するクロック出
力阻止の指令を出力導出指令回路４に行わせるか否かを
選択し、さらに後述のリセットタイミング回路６におけ
るシステムリセット信号４３Ａの出力のタイミングの選
択を行うように構成されている。

また、パワーオンリセット回路１は、電源投入時に出力
導出指令回路４等と協働して不安定な動作クロック出力
を禁止し、リセット信号１４Ａに基づいて本タロツク制
御回路に接続されるシステムをリセットするだめのシス
テムリセット信号４３Ａをリセットタイミング回路６か
ら出力させるための回路である。

リセットタイミング回路６は２選択回路２等からの信号
に基づいて選択されたタイミングでシステムリセット信
号４３Ａを出力する回路である。

通常、システムリセット信号４３Ａは本クロック制御回
路に接続されるマイクロプロセンサ等のディジクルシス
テムのシステムリセットに用いられる。システムリセッ
ト信号４３＾は「０」の状態がアクティブである。

第２図は、パワーオンリセット回路１の回路図である。

パワーオンリセット回路ｌには、電源投入時にパワーオ
ン信号ＰＷＯＮを発生するために、抵抗Ｒ１およびコン
デンサＣ１からなるＲＣ回路が設けられている。このＲ
Ｃ回路でパワーオン信号ＰＷＯＮが発生され、このパワ
ーオン信号ＰＷＯＮはインバータ１１に与えられる。イ
ンバータ１１の出力側には、インバータ１６が接続され
ており、該インバータ１６は出力信号１１Ａを選択回路
２および出力阻止回路５に与える。

インバータ１１で反転されたパワーオン信号ＰＷＯＮは
また。　ＮＡＮＤゲート１２の一方の入力端に与えられ
る。ＮＡＮＤゲー１−１２は、後述する出力導出指令回
路４のカウンタ回路４２からの信号４２Ａが入力される
ＮＡＮＤゲート１３と共にラッチ回路を構成している。

該ラッチ回路の出力信号１３Ａはリセットタイミング回
路６に与えられる。

インバータ１１にて反転されたパワーオン信号ＰＷＯＮ
は、　ＮＯＲゲート１７の一方入力端にも与えられる。

ＮＯＲゲート１７の他方の入力端には、インバータ１８
で反転されたリセット信号１４Ａが与えられる。ＮＯＲ
ゲート１７の出力信号２選択回路２からの信号２２Ａ及
び出力導出指令回路４からの信号４２Ａを入力とするＮ
ＯＲゲート１４．１５及びインバータ１９で構成される
回路によって得られた出力信号１２Ａが出力導出指令回
路４のゲート回路４１に与えられるように構成されてい
る。

第３図に選択回路２を示す。選択回路２は、ゲート回路
２１．２２およびラッチ回路２３により構成されている
。ゲート回路２１は、設定信号ＩＡ、２Ａ　、制御信号
３Ａおよびパワーオンリセット回路ｌからの信号１５Ａ
を入力とする回路であり、インバータ２１３゜２２１　
、２２２　、　ＮＡＮＤゲート２１１．並びにＮＯＲゲ
ート２１２を有する。ゲート回路２１の後段にはＮＡＮ
Ｄゲート２３１　、２３２からなるラッチ回路２３が接
続されている。ラッチ回路２３は、基本発振回路３に対
して発振停止を指令する信号２１八を出力する。

ゲート回路２２は、設定信号ＩＡ、　　リセット信号１
４八。

及びパワーオンリセット回路１からの信号１１Ａに基づ
いて信号２２Ａを出力するものであり、　ＮＯＲゲート
２２３．インバータ２２４　、　ＮＡＮＤゲート２２５
およびインバータ２２６を有する。出力信号２２Ａは、
前述したパワーオンリセット回路Ｉ、出力導出指令回路
４及びリセットタイミング回路６に与えられ。

動作クロツクの出力及びリセットのタイミングを制御す
るために用いられる。

第４図に基本発振回路３を示す。基本発振回路３は発振
子ＯＳＣ、コンデンサＣ２，Ｃ３よりなる発振回路を主
体とし、さらにＮＡＮＤゲート３１．３２及びインバー
タ３３．３４からなる回路が接続されており。

入力信号２１Ａにより発振を停止することが可能とされ
ている。原振３１八は、出力阻止回路５及びゲート回路
４１に与えられる。

第５図に出力導出指令回路４を示す。ここでは選択回路
２のゲート回路２２と、パワーオンリセット回路１の後
段に、　ＮＯＲゲート４１１およびインバータ４１２　
、４１３を有するゲート回路４１が接続されている。ゲ
ート回路４１の後段には、Ｎ個のＤフリップフロップ叶
１　、　ＤＦ２　、・・・ＤＦＮからなるカウンタ回路
４２が接続されている。ＤフリップフロップＤＦＮのＱ
出力はインバータ４２１　、４２２を介して互いに逆相
の信号４１Ａ、４２Ａとして出力される。

入力信号の内、信号１２八は原振３１４によってカウン
タ回路４２にカウントをさせるか否かの制御に用いられ
、信号２２Ａはカウンタ回路４２のリセットに用いられ
る。

第６図に出力阻止回路５を示す。出力阻止回路５は基本
発振回路３から与えられる原振３１Ａの出力を阻止し得
るように、インバータ５２並びにＮＡＮＤゲー）５１．
５３．及び５４を組み合わせて構成されている。ＮＡＮ
Ｄゲート５１の第１の入力端には原振３１Ａが、第２の
入力端にはカウンタ回路４２からの信号４２Ａが、第３
の入力端にはＮＡＮＤゲート５３からの出力信号がそれ
ぞれ与えられる。ＮＡＮＤゲート５１の出力信号がイン
バータ５２によって反転されて動作クロック５１Ａが出
力される。ＮＡＮＤゲート５３の第１第２の入力端には
、それぞれ、ゲート回路２１からの信号２３＾、カウン
タ回路４２からの出力信号４１Ａが入力される。また、
　ＮＡＮＤゲート５４の入力端にはパワーオンリセット
回路１からの信号１１Ａが入力される。

リセットタイミング回路６を第７図に示す。リセットタ
イミング回路６は、４個のＤフリップフロップ　ＤＩ、
　０２．　Ｄ３及びＤ４からなるシフトレジスタ並びに
インバータ６６、６７、６９及びＮＡＮＤゲート６８か
らなるゲート回路を有している。上記シフトレジスタは
、’ＮＯＲゲート６１及びＤフリップフロップＤ１のク
ロック端子に接続されているインバータ６２からなる回
路を介して入力される動作クロック５１Ａによって駆動
される。ＤフリップフロップＤ１のＤ入力端は「１」に
されている。各ＤフリップフロップはＮＡＮＤゲート７
４及びインバータ７５からなる回路に入力される信号１
５Ａ又は２２Ａを用いてリセットされる。上記ゲート回
路では、上記シフトレジスタの最終段のＤフリップフロ
ップＤ４のＱ出力。

信号１３＾及びリセット信号１４Ａを入力信号として。

システムリセット信号４３Ａが得られる。

本実施例のクロック制御回路では４個の入力信号がある
。各入力信号の役割を簡単に述べる。

（１）設定信号１八及び２＾は９後に詳述する本タロツ
ク制御回路の４種類の動作モードのいずれを選択するか
を定めるための信号である。

（２）制御信号３Ａは基本発振回路３における発振の停
止を制御するための信号である。制御信号３Ａを操作し
た場合に発振が停止するか否かは動作モードによって異
なる。

（３）リセット信号１４＾はシステムリセット信号４３
Ａを出力させるための信号である。

次に、上記実施例の詳細な動作につき説明する。

電源投入時には、第２図に示したパワーオンリセット回
路１におけパワーオン信号ＰＷＯＮが「０」であり１選
択回路２において信号２２八が「０」になるため第５図
に示したカウンタ回路４２のＤフリップフロップ叶１　
、　ＤＦ２　、・・・ＤＦＮがリセットされる。このこ
とによってＤフリップフロップ叶Ｎの出力Ｑが「０」と
なるので、カウンタ回路４２の出力信号４２Ａが「０」
となる。よって、第６図の出力阻止回路５における動作
クロック５１Ａへの原振３１Ａの出力が阻止され動作ク
ロック５１Ａは「０」となる。

その後パワーオン信号ＰＷＯＮが「１」に立ち上がった
時に、リセット信号１４Ａおよび制御信号３Ａを共に「
１」に設定しておくと、ラッチ回路２３の出力信号２１
Ａが「１」となる。よって、第４図の基本発振回路３に
おいて、原振３１八が出力される。

また、信号１１Ａが「１」に変化することにより信号２
２八が「ＩＪになり、カウンタ回路４２のリセット状態
が解除される。このとき、第２図の出力信号１２Ａが「
０」であるので、第５図のカウンタ回路４２は基本発振
回路３からの原振３１への立ち下がり毎にカウントアツ
プする。このカウンタ回路は。

２（）ｌ−１１Ｔ時間でセットアツプされ、フリップフ
ロップＤＦＮのＱ出力が「１」になる。なお、Ｎはカウ
ンタ回路４２のＤフリップフロップの個数を。

Ｔは原振３１Ａの周期を示す。

最終段のＤフリップフロップ叶ＮのＱ出力、が「１」に
なったとき、信号４１Ａ、４２Ａがそれぞれｒ□、、ｒ
ｌ、となる。従って、Ｄフリップフロップ叶ＮのＱ出力
が「ＩＪになった後の原振３１への最゛初の立ち上がり
時点から、動作クロック５１Ａは原振３１Ａ　と同相の
信号となる。

動作クロック５１八が出力されるとリセットタイミング
回路６のシフトレジスタがシフトを開始する。シフトレ
ジスタが４段のＤフリップフ口ップ旧〜Ｄ４で構成され
ることから、動作クロック５１八が出力されてから４ク
ロツク後の立ち上がりに同期して第７図のシステムリセ
ット信号４３Ａが「１」に立ち上がる。

上記した動作のタイミングチャートを第８図に示す。

なお、上記動作においては、設定信号ＩＡ、　２Ａは。

「０」、「１」のいずれに設定されていてもかまわない
。

本実施例のクロック制御回路は、設定信号１＾及び２Ａ
の設定状態によりｒ　ＲＵＮモード」、’５ＴＯＰモー
ドＪ　、　　ｒ　ＲＳＴＯＰモード」及びｒ　５ＴＯＰ
Ｒモード」の４種類の動作モードで動作する。以下、こ
れら４種類のモードにおける動作を順に説明する。

（ａ）　ｎｕＮモードＲＵＮモードでは設定信号ＩＡ及び２八を共に「１」に
設定しておく。リセット信号１４Ａおよび制御信号論を
「１」に設定してクロック制御回路を動作させる。ＲＵ
Ｎモードでは制御信号３Ａを「０」にしても、第３図の
出力信号２１Ａは「１」を維持するので、原振３１Ａお
よび動作クロック５１Ａのいずれも停止することな（、
継続して出力される。以上の動作のタイミングチャート
を第９図に示す。

ＲＵＮモードにおいては、システムリセット信号４３Ａ
は、リセット信号１４Ａに同期する。このタイミングチ
ャートを第１１図に示す。なお、リセット信号１４Ａは
、動作クロック５１Ａに対して非同期であってもかまわ
ない。

（ｂ）　Ｓ　Ｔ　ＯＰモード５ＴＯＰモードでは、設定信号ＩＡおよび２Ａを、共に
「０」に設定しておく。リセット信号１４Ａおよび制御
信号３Ａを「１」に設定してクロック制御回路を動作さ
せる。この後、クロック制御回路の動作中に制御信号議
を「０」に変化させると、第３図の出力信号２１八が「
０」となるので、基本発振回路３での発振が停止し、原
振３１Ａおよび動作クロック５１Ａが共にｒｌＪに固定
される。このタイミングチャートを第１０図に示す。

この状態のときにリセット信号１４Ａを「０」にすると
、システムリセット信号４３八はこれに同期してｒＱ、
となる。このとき制御信号３八が「１」にされると、原
振３１Ａが出力される。この後、リセット信号１４Ａを
「１」にするとカウンタ回路４２がカウントを開始し、
直後の原振３１Ａの立ち下がりの時点からカウンタ回路
セット時間「２　（Ｎ−１１Ｔ。

が経過した後、原振３１Ａの立ち下がりに同期して。

動作クロック５１Ａが出力される。システムリセット信
号４３Ａは、動作クロック５１Ａの出力後４クロック目
の立ち上がりに同期して「１」となる。このタイミング
チャートを第１２図に示す。

（Ｃ）　Ｒ５ＴＯＰモードＲ３ＴＯＰモードでは、設定信号１八および２Ａを、そ
れぞれ　ｒ□、、ｒｌ、に設定しておく。リセット信号
１４八および制御信号３Ａを「１」に設定し。

クロック制御回路を動作させる。この後１本モードでは
、クロック制御回路の動作中に制御信号３Ａを「０」に
変化させても原振３１Ａおよび動作クロック５１Ａの双
方とも停止せず、継続して出力される。この動作はＲＵ
Ｎモードの場合と同様である。

すなわちタイミングチャートは第９図に示されるとおり
である。

この状態のとき、リセット信号１４Ａを「０」にすると
、システムリセット信号４３Ａは、これに同期して「０
」となる。同時にカウンタ回路４２がリセットされて信
号４２Ａが「０」になるため、動作クロック５１への出
力が停止される。この後、リセット信号１４ＡをｒｌＪ
にすると、この直後の原振３１Ａの立ち下がりの時点か
ら前記カウンタ回路セット時間が経過した後、原振３１
Ａに同期して動作クロック５１．Ａが出力される。動作
クロック５１Ａの出力後４クロック目の立ち上がり同期
してシステムリセット信号４３Ａが「１」になる。この
タイミングチャートを第１３図に示す。

（ｄ）　５ＴＯＰＲモード５ＴＯＰＲモードでは、設定信号ＬＡ、　２Ａを、それ
ぞれ、ｒｌ」、ｒｏ」に設定しておく。この状態で。

リセット信号１４Ａおよび制御信号３Ａを「１」に設定
してクロック制御回路を動作させる。この後。

クロック制御回路の動作中に制御信号３＾を「０」にす
ると、原振３１Ａおよび動作クロック５１＾が共に「１
」に固定される。この動作のタイミングチャートは５Ｔ
ＯＰモードと同様であり、第１０図に示すとおりである
。

この状態のとき、リセット信号１４ＡをｒＱＪにすると
、システムリセット信号４３Ａはこれに同期して「０」
となる。このとき、制御信号３Ａを「１」にすると、原
振３１Ａ及び動作クロック５１Ａが出力される。この後
、リセット信号１４Ａを「１」にすると、システムリセ
ット信号４３Ａがこれに同期して「１」となる。

このタイミングチャートを第１４図に示す。

以上に説明したように、　５ＴＯＰモード及び５ＴＯＰ
Ｒモードでは、制御信号３Ａを「０」にすることによっ
て原振３１Ａ及び動作クロック５１八をｒｌＪに固定す
ることができる。従って、制御信号３Ａを操作すること
により１本実施例のクロック制御回路からクロックの供
給を受けるＣＭＯ５Ｉ、Ｓｒ等におけるアイドル状態で
の消費電力を効果的に低減させることが可能となる。

ま、た、システムリセット信号４３Ａが「１」に戻るタ
イミングや、該信号が「０」の間の動作クロック５１へ
の出力の有無が動作モードによって異なるので、ディジ
タルシステムの設計者は本実施例のクロック制御回路を
用いる場合に都合の良い動作モードを選択することがで
きる。

（発明の効果）本発明のクロック制御回路は１本タロツク制御回路を用
いるディジタルシステムに対し、設定信号を制御するこ
とによって選択されたタイミングでシステムリセット信
号の供給を行うことができる。従って本発明のクロック
制御回路は複数種類のディジタルシステムに対応できる
。また２本発明のクロック制御回路は、電源投入時に不
安定なりロックの出力を避けることができる。さらに。

必要に応じてクロックの出力を停止することができるた
め２本クロック制御回路を用いるディジタルシステムの
アイドル状態等における消費電力の低減が可能となる。

４、・″　　の　　　なｉ′Ｈ第１図は本発明の一実施例の概略ブロック図。

第２図は該実施例におけるパワーオンリセット回路を示
す回路図、第３図は選択回路を示す回路図。

第４図は基本発振回路を示す回路図、第５図は出力導出
指令回路を示す回路図、第６図は出力阻止回路を示す回
路図、第７図はリセットタイミング回路を示す回路図、
第８図は電源投入時の動作を説明するためのタイミング
チャート、第９図はＲＵＮモード及びＲＳＴＯＰモード
における発振およびクロック出力継続状態を示すタイミ
ングチャート、第１０図は５ＴＯＰＲモード及びＳ↑Ｏ
ＰＲモードにおける発振停止およびクロック出力停止を
示すタイミングチャート、第１１図はＲＡＩＮモードに
おけるシステムリセット信号のタイミングを示すタイミ
ングチャート、第１２図は５ＴＯＰモードにおける発振
再開及びシステムリセット信号のタイミングを示すタイ
ミングチャート第１３図はＲＳＴＯＰモードにおけるク
ロック出力再開及びシステムリセット信号のタイミング
を示すタイミングチャート第１４図は５ＴＯＰＲモード
における発振およびクロック出力再開並びにシステムリ
セット信号のタイミングを示すタイミングチャートであ
る。

■・・・パワーオンリセット回路、２・・・選択回路。

３・・・基本発振回路、４・・・出力導出指令回路、５
・・・出力阻止回路、６・・・リセットタイミング回路
。

以上

Claims

【特許請求の範囲】１、発振を停止し得る基本発振回路、該基本発振回路の出力の導出を阻止し得る出力阻止回路
、リセット信号が入力された場合に複数種類のタイミング
でシステムリセット信号を出力し得るリセットタイミン
グ回路、制御信号が入力された場合に該基本発振回路に対して発
振の停止を指令するか否かを設定信号に基づいて選択す
る回路、該設定信号に基づいて該リセットタイミング回路におけ
るシステムリセット信号の出力のタイミングを選択する
回路、及び少なくとも電源投入時に該出力阻止回路に対して所定の
時間にわたって該出力の導出を阻止するよう指令する回
路を備えたクロック制御回路。