JPH0628055A - クロック信号発生回路 - Google Patents
クロック信号発生回路Info
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- JPH0628055A JPH0628055A JP4179517A JP17951792A JPH0628055A JP H0628055 A JPH0628055 A JP H0628055A JP 4179517 A JP4179517 A JP 4179517A JP 17951792 A JP17951792 A JP 17951792A JP H0628055 A JPH0628055 A JP H0628055A
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- clock
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
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- 230000000737 periodic effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
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- 238000012546 transfer Methods 0.000 description 1
Abstract
(57)【要約】
【目的】低周波数の外部クロック信号を入力し、ＬＳＩ
内部で上記外部クロック信号より高周波数の内部クロッ
ク信号を生成する。 【構成】外部クロックＣＫＯに同期した信号Ｆを生成す
るフリップフロップ１を備える。信号Ｆにより発振の開
始および停止が制御され内部クロック信号ＣＫＩを出力
する発振回路２を備える。パルス計数回路３を備え、内
部クロック信号ＣＫＩを計数し設定値に達するとフリッ
プフロップ１のリセット信号Ｎを発生し発振を停止させ
る。
内部で上記外部クロック信号より高周波数の内部クロッ
ク信号を生成する。 【構成】外部クロックＣＫＯに同期した信号Ｆを生成す
るフリップフロップ１を備える。信号Ｆにより発振の開
始および停止が制御され内部クロック信号ＣＫＩを出力
する発振回路２を備える。パルス計数回路３を備え、内
部クロック信号ＣＫＩを計数し設定値に達するとフリッ
プフロップ１のリセット信号Ｎを発生し発振を停止させ
る。
Description
【０００１】
【産業上の利用分野】本発明はクロック信号発生回路に
関し、特にコンピュータのクロック信号発生回路に関す
る。
関し、特にコンピュータのクロック信号発生回路に関す
る。
【０００２】
【従来の技術】最近のＬＳＩ技術の進歩によって、内部
処理が高速化し、ＬＳＩ全体の順序回路を制御するクロ
ック信号の５０ＭＨｚ以上と周波数は高くなってきた。
ところが、上記ＬＳＩを実装するボードでは、クロック
周波数が３０ＭＨｚを越えると設計が困難になり、上記
ＬＳＩ外部ではクロック周波数を抑える必要がでてき
た。
処理が高速化し、ＬＳＩ全体の順序回路を制御するクロ
ック信号の５０ＭＨｚ以上と周波数は高くなってきた。
ところが、上記ＬＳＩを実装するボードでは、クロック
周波数が３０ＭＨｚを越えると設計が困難になり、上記
ＬＳＩ外部ではクロック周波数を抑える必要がでてき
た。
【０００３】また、上記ＬＳＩに入力するクロック信号
はハイレベルとロウレベルの期間が同じであること（デ
ューティ比５０％）が要求される場合が多いので、上記
ボード上の発振器で倍周波数を発生させ、２分周して上
記ＬＳＩへのクロック信号とするのが一般的である。そ
のため、クロック周波数が高くなると高価な発振器を用
いなければならないという問題点もあった。
はハイレベルとロウレベルの期間が同じであること（デ
ューティ比５０％）が要求される場合が多いので、上記
ボード上の発振器で倍周波数を発生させ、２分周して上
記ＬＳＩへのクロック信号とするのが一般的である。そ
のため、クロック周波数が高くなると高価な発振器を用
いなければならないという問題点もあった。
【０００４】上記ＬＳＩの一例として、マイクロプロエ
ッサの場合について説明する。上記ＬＳＩ内部にマイク
ロプロセッサとキャッシュメモリを取込むことにより、
上記ＬＳＩの外部とのデータ転送は遅くすることができ
る。これにより、上記ＬＳＩ内部はクロック周波数５０
ＭＨｚで動作していても、上記ＬＳＩ外部は２５ＭＨｚ
で動作させることも可能である。
ッサの場合について説明する。上記ＬＳＩ内部にマイク
ロプロセッサとキャッシュメモリを取込むことにより、
上記ＬＳＩの外部とのデータ転送は遅くすることができ
る。これにより、上記ＬＳＩ内部はクロック周波数５０
ＭＨｚで動作していても、上記ＬＳＩ外部は２５ＭＨｚ
で動作させることも可能である。
【０００５】この場合、１００ＭＨｚの発振器を用い、
ボード上で２分周／４分周して、それぞれ５０ＭＨｚと
２５ＭＨｚのクロックを発生する。上記５０ＭＨｚのク
ロックを上記ＬＳＩに、上記２５ＭＨｚのクロックを上
記ボード上の他の回路に供給することになる。しかし、
１００ＭＨｚの発振器は一般に高価である。ＬＳＩ技術
が進歩して更に高い周波数を要求されると、安定して発
振する発振器を作ること自体が困難である。
ボード上で２分周／４分周して、それぞれ５０ＭＨｚと
２５ＭＨｚのクロックを発生する。上記５０ＭＨｚのク
ロックを上記ＬＳＩに、上記２５ＭＨｚのクロックを上
記ボード上の他の回路に供給することになる。しかし、
１００ＭＨｚの発振器は一般に高価である。ＬＳＩ技術
が進歩して更に高い周波数を要求されると、安定して発
振する発振器を作ること自体が困難である。
【０００６】そこで、上記ＬＳＩには２５ＭＨｚのクロ
ックを供給し、上記ＬＳＩ内部でデューティ比５０％の
５０ＭＨｚのクロックを発生させるという必要が出てく
る。従来のこの解決策として、以下に説明する２つの方
法が用いられていた。
ックを供給し、上記ＬＳＩ内部でデューティ比５０％の
５０ＭＨｚのクロックを発生させるという必要が出てく
る。従来のこの解決策として、以下に説明する２つの方
法が用いられていた。
【０００７】第一の方法は、位相ロックループを用いる
方法である。
方法である。
【０００８】電圧制御発振器（ＶＣＯ）と位相比較器を
用いて上記ＶＣＯの出力を分周した信号と入力クロック
を一致させる方法である。分周率を変えることで入力ク
ロックの整数倍の周波数を発振できる。欠点は、安定し
た発振を得るためには最高発振周波数が最低の２倍程度
に上記ＶＣＯの発振周波数範囲を狭める必要があるとい
うことである。
用いて上記ＶＣＯの出力を分周した信号と入力クロック
を一致させる方法である。分周率を変えることで入力ク
ロックの整数倍の周波数を発振できる。欠点は、安定し
た発振を得るためには最高発振周波数が最低の２倍程度
に上記ＶＣＯの発振周波数範囲を狭める必要があるとい
うことである。
【０００９】第二の方法は、微分回路を用いて逓倍する
方法である。
方法である。
【００１０】上記微分回路により入力クロックを微分す
ることで、立上がり／立下がりエッジに一定幅のパルス
を得ることで倍周波数を得るものである。欠点は入力ク
ロックがデューティ比５０％でないと、きれいなクロッ
ク波形が得られず、ＬＳＩが誤動作する可能性があると
いうことである。
ることで、立上がり／立下がりエッジに一定幅のパルス
を得ることで倍周波数を得るものである。欠点は入力ク
ロックがデューティ比５０％でないと、きれいなクロッ
ク波形が得られず、ＬＳＩが誤動作する可能性があると
いうことである。
【００１１】
【発明が解決しようとする課題】上述した従来のクロッ
ク信号発生回路は、ＰＬＬを用いる第一の方法では発生
可能なクロック周波数の範囲が狭いという欠点があり、
一般にＬＳＩの消費電力はクロック周波数にほぼ比例す
るため、上記クロック周波数の低下により極力低消費電
力化を行う場合には使用できないという問題点があっ
た。
ク信号発生回路は、ＰＬＬを用いる第一の方法では発生
可能なクロック周波数の範囲が狭いという欠点があり、
一般にＬＳＩの消費電力はクロック周波数にほぼ比例す
るため、上記クロック周波数の低下により極力低消費電
力化を行う場合には使用できないという問題点があっ
た。
【００１２】また微分回路を用いる第二の方法では、デ
ューティ比が５０％でなければならないという欠点があ
り、この場合は、ＬＳＩ外部で所要のクロック周波数の
２倍の周波数を発振させてクロックを生成する必要があ
るため、高周波の発振器を不要にするということの解決
策にはならないという問題点があった。
ューティ比が５０％でなければならないという欠点があ
り、この場合は、ＬＳＩ外部で所要のクロック周波数の
２倍の周波数を発振させてクロックを生成する必要があ
るため、高周波の発振器を不要にするということの解決
策にはならないという問題点があった。
【００１３】
【課題を解決するための手段】本発明のクロック信号発
生回路は、外部から入力される第一のクロックに同期し
た発振制御信号を生成する発振制御回路と、前記第二の
クロック信号を計数し予め定めた計数値に達すると前記
発振を停止するよう前記発振制御信号を制御する停止制
御信号を出力すパルス計数回路とを備えて構成されてい
る。
生回路は、外部から入力される第一のクロックに同期し
た発振制御信号を生成する発振制御回路と、前記第二の
クロック信号を計数し予め定めた計数値に達すると前記
発振を停止するよう前記発振制御信号を制御する停止制
御信号を出力すパルス計数回路とを備えて構成されてい
る。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明のクロック信号発生回路の第
一の実施例を示すブロック図である。
一の実施例を示すブロック図である。
【００１６】本実施例のクロック信号発生回路は、図１
に示すように、外部クロックＣＫＯによりセットされる
リセット優先のリセットセット（ＲＳ）型のフリップフ
ロップ１と、フリップフロップ１の出力信号Ｆにより発
振の開始停止が制御され内部クロック信号ＣＫ１を出力
する発振器２と、内部クロック信号ＣＫＩの立下がりを
カウントするカウンタ３とを備えて構成されている。
に示すように、外部クロックＣＫＯによりセットされる
リセット優先のリセットセット（ＲＳ）型のフリップフ
ロップ１と、フリップフロップ１の出力信号Ｆにより発
振の開始停止が制御され内部クロック信号ＣＫ１を出力
する発振器２と、内部クロック信号ＣＫＩの立下がりを
カウントするカウンタ３とを備えて構成されている。
【００１７】次に、本実施例の動作について説明する。
【００１８】図２は、図１で示す本実施例の回路のタイ
ムチャートである。
ムチャートである。
【００１９】図２において、外部クロック信号ＣＫＯは
周期Ｔの周期信号である。フリップフロップ１からの信
号Ｆは外部クロック信号ＣＫＯの立上がりでセットさ
れ、発振器２を発振開始させる。発振器２は信号Ｆがハ
イレベルの期間、周期ｔで発振し、内部クロックＣＫＩ
を出力する。カウンタ３は内部クロックＣＫＩの立ち下
がりエッジをカンウントし、２回計数したところで、ハ
イレベルの信号Ｎを出力し、フリップフロップ１をリセ
ットする。ここで、内部クロックＣＫＩは２個のパルス
を出力したところで停止する。再び外部クロックＣＫＯ
が立上がると、フリップフロップ２がセットされ、カウ
ンタ３がリセットされ、前述の動作を繰返す。
周期Ｔの周期信号である。フリップフロップ１からの信
号Ｆは外部クロック信号ＣＫＯの立上がりでセットさ
れ、発振器２を発振開始させる。発振器２は信号Ｆがハ
イレベルの期間、周期ｔで発振し、内部クロックＣＫＩ
を出力する。カウンタ３は内部クロックＣＫＩの立ち下
がりエッジをカンウントし、２回計数したところで、ハ
イレベルの信号Ｎを出力し、フリップフロップ１をリセ
ットする。ここで、内部クロックＣＫＩは２個のパルス
を出力したところで停止する。再び外部クロックＣＫＯ
が立上がると、フリップフロップ２がセットされ、カウ
ンタ３がリセットされ、前述の動作を繰返す。
【００２０】以上述べたとおり、第１の実施例では、周
期Ｔ毎に周期ｔのパルスを２個出力する。
期Ｔ毎に周期ｔのパルスを２個出力する。
【００２１】ここで、入力の外部クロックＣＫＯの周波
数を変化させた場合を考える。
数を変化させた場合を考える。
【００２２】図３（Ａ）は、外部クロックＣＫＯの周波
数が最高の場合である。このときのＴは、 Ｔmin ＝２×ｔ となるように、発振器２の周期ｔを設定しておく。もち
ろん、内部クロックＣＫＩで制御される順序回路は、最
小周期がｔになるように設計されている。
数が最高の場合である。このときのＴは、 Ｔmin ＝２×ｔ となるように、発振器２の周期ｔを設定しておく。もち
ろん、内部クロックＣＫＩで制御される順序回路は、最
小周期がｔになるように設計されている。
【００２３】外部クロックＣＫＯの周波数が低い場合
は、図３（Ｂ）のように、内部クロックＣＫＩが、交互
に周期ｔと周期（Ｔ−ｔ）となるように生成される。こ
の場合でも、内部クロックＣＫＩで制御される順序回路
は、最小周期がｔになるように設計されているため、正
常動作する。外部クロックＣＫＯの周波数が下がって、
周期Ｔが無限大となっても、内部クロックＣＫＩのロウ
レベルの幅が延長させるだけで、内部クロックＣＫＩで
制御される順序回路は正常動作する。
は、図３（Ｂ）のように、内部クロックＣＫＩが、交互
に周期ｔと周期（Ｔ−ｔ）となるように生成される。こ
の場合でも、内部クロックＣＫＩで制御される順序回路
は、最小周期がｔになるように設計されているため、正
常動作する。外部クロックＣＫＯの周波数が下がって、
周期Ｔが無限大となっても、内部クロックＣＫＩのロウ
レベルの幅が延長させるだけで、内部クロックＣＫＩで
制御される順序回路は正常動作する。
【００２４】次に、本発明の第二の実施例について説明
する。
する。
【００２５】図４は本発明のクロック信号発生回路の第
二の実施例を示すブロック図である。
二の実施例を示すブロック図である。
【００２６】この第二の実施例は、第一の実施例をより
具体的な回路で実現したものである。
具体的な回路で実現したものである。
【００２７】本実施例のクロック信号発生回路は、図４
に示すように、第一の実施例におけるフリップフロップ
１と、発振器２とに加えて、遅延素子であるインバータ
とＮＡＮＤゲートにより構成された微分回路４と、シフ
トレジスタ５と、インバータＩ１とを備えて構成されて
いる。フリップフロップ１は２つのＮＡＮＤゲートで構
成されている。発振器２は、ＮＡＮＤゲートＮ２１と直
列接続された遅延素子であるインバータＩ２１〜Ｉ２６
とから成る。シフトレジスタ５はＤ型のフリップフロッ
プ５１，５２から成る。
に示すように、第一の実施例におけるフリップフロップ
１と、発振器２とに加えて、遅延素子であるインバータ
とＮＡＮＤゲートにより構成された微分回路４と、シフ
トレジスタ５と、インバータＩ１とを備えて構成されて
いる。フリップフロップ１は２つのＮＡＮＤゲートで構
成されている。発振器２は、ＮＡＮＤゲートＮ２１と直
列接続された遅延素子であるインバータＩ２１〜Ｉ２６
とから成る。シフトレジスタ５はＤ型のフリップフロッ
プ５１，５２から成る。
【００２８】次に、本実施例の動作について説明する。
【００２９】図５は、図４で示す本実施例の回路のタイ
ムチャートである。
ムチャートである。
【００３０】次に、図４のクロック信号発生装置の動作
について図５を用いながら述べる。
について図５を用いながら述べる。
【００３１】図５において、外部クロック信号ＣＫＯ周
期Ｔの周期信号である。微分回路４は、外部クロック信
号ＣＫＯの立上がりを検出して、信号Ｅを生成する。信
号Ｅがロウレベルの期間、フリップフロップ１はセット
され、シフトレジスタ５のフリップフロップ５１，５２
はリセットされる。信号Ｆがハイレベルになると、発振
器２のＮＡＮＤゲートＮ２１を開ける。
期Ｔの周期信号である。微分回路４は、外部クロック信
号ＣＫＯの立上がりを検出して、信号Ｅを生成する。信
号Ｅがロウレベルの期間、フリップフロップ１はセット
され、シフトレジスタ５のフリップフロップ５１，５２
はリセットされる。信号Ｆがハイレベルになると、発振
器２のＮＡＮＤゲートＮ２１を開ける。
【００３２】発振器２は信号Ｆがハイレベルの期間、周
期ｔで発振し、内部クロックＣＫＩを出力する。半周期
ｔ／２は、ＮＡＮＤゲートＮ２１インバータＩ２１〜Ｉ
２６の遅延時間の総和である。
期ｔで発振し、内部クロックＣＫＩを出力する。半周期
ｔ／２は、ＮＡＮＤゲートＮ２１インバータＩ２１〜Ｉ
２６の遅延時間の総和である。
【００３３】シフトレジスタ５のフリップフロップ３
１，３２の入力はハイレベルである。内部クロックＣＫ
Ｉの最初の立下がりで信号Ｈがハイレベルになり、次の
立下がりで信号Ｋがハイレベルになる。
１，３２の入力はハイレベルである。内部クロックＣＫ
Ｉの最初の立下がりで信号Ｈがハイレベルになり、次の
立下がりで信号Ｋがハイレベルになる。
【００３４】信号Ｋハイレベルの期間、フリップフロッ
プ１はリセットされ、発振器２は内部クロックＣＫＩに
２個のパルスを出力したところで停止する。再び外部ク
ロックＣＫＯが立上がると、フリップフロップ１がセッ
トされ、前述の動作を繰返す。
プ１はリセットされ、発振器２は内部クロックＣＫＩに
２個のパルスを出力したところで停止する。再び外部ク
ロックＣＫＯが立上がると、フリップフロップ１がセッ
トされ、前述の動作を繰返す。
【００３５】以上述べたとおり、第二の実施例でも、周
期Ｔ毎に周期ｔのパルスを２個出力する。これはクロッ
ク周波数の２逓倍に相当する。
期Ｔ毎に周期ｔのパルスを２個出力する。これはクロッ
ク周波数の２逓倍に相当する。
【００３６】同様な方法で、ｎ逓倍が可能である。シフ
トレジスタ５を構成するフリップフロップ５１，５２の
数をｎ個に増やせば、周期Ｔ毎に周期ｔのパルスをｎ個
出力する。
トレジスタ５を構成するフリップフロップ５１，５２の
数をｎ個に増やせば、周期Ｔ毎に周期ｔのパルスをｎ個
出力する。
【００３７】以上本発明の実施例を説明したが、本発明
は上記実施例に限られることなく種々の変形が可能であ
る。例えば、発振器としてインバータを遅延素子として
用いるリングオシレータの代りに、ＣＲ遅延による発振
器や水晶発振器等を用いることも、本発明の主旨を逸脱
しない限り適用でいることは勿論である。
は上記実施例に限られることなく種々の変形が可能であ
る。例えば、発振器としてインバータを遅延素子として
用いるリングオシレータの代りに、ＣＲ遅延による発振
器や水晶発振器等を用いることも、本発明の主旨を逸脱
しない限り適用でいることは勿論である。
【００３８】
【発明の効果】以上説明したように、本発明のクロック
信号発生回路は、外部クロックに同期した発振制御信号
を生成する発振制御回路と、上記発振制御信号により発
振の開始および停止が制御され内部クロック信号を出力
する発振回路と、上記内部クロック信号を計数し設定し
た計数値に達すると停止制御信号を出力するパルス計数
回路とを備えているので、外部クロックのデューティ比
が５０％である必要がなくなるとともに、周期が長くな
り例え無限大になっても正常動作するので、クロック周
波数に比例した低消費電力化が可能となるという効果が
ある。
信号発生回路は、外部クロックに同期した発振制御信号
を生成する発振制御回路と、上記発振制御信号により発
振の開始および停止が制御され内部クロック信号を出力
する発振回路と、上記内部クロック信号を計数し設定し
た計数値に達すると停止制御信号を出力するパルス計数
回路とを備えているので、外部クロックのデューティ比
が５０％である必要がなくなるとともに、周期が長くな
り例え無限大になっても正常動作するので、クロック周
波数に比例した低消費電力化が可能となるという効果が
ある。
【図１】本発明のクロック信号発生回路の一実施例を示
すブロック図である。
すブロック図である。
【図２】本実施例のクロック信号発生回路における動作
の一例を示すタイムチャートである。
の一例を示すタイムチャートである。
【図３】本実施例のクロック信号発生回路における動作
の他の一例を示すタイムチャートである。
の他の一例を示すタイムチャートである。
【図４】従来のクロック信号発生回路の一例を示すブロ
ック図である。
ック図である。
【図５】従来のクロック信号発生回路における動作の一
例を示すタイムチャートである。
例を示すタイムチャートである。
１，５１，５２ フリップフロップ ２ 発振回路 ３ カウンタ ４ 微分回路 ５ シフトレジスタ Ｎ２１ ＮＡＮＤゲート Ｎ２１ ＮＡＮＤゲート Ｉ１，Ｉ２１〜Ｉ２６ インバータ
Claims (2)
- 【請求項１】 外部から入力される第一のクロックに同
期した発振制御信号を生成する発振制御回路と、 前記発振制御信号により発振の開始および停止が制御さ
れ第二のクロック信号を出力する発振回路と、 前記第二のクロック信号を計数し予め定めた計数値に達
すると前記発振を停止するよう前記発振制御信号を制御
する停止制御信号を出力するパルス計数回路とを備える
ことを特徴とするクロック信号発生回路。 - 【請求項２】 前記発振制御回路が前記第一のクロック
でセットされ前記停止制御信号でリセットされるＲＳフ
リップフロップを備え、 前記発振回路が前記ＲＳフリップフロップの出力が一方
の入力に接続されたＮＡＮＤゲートと少なくとも一個の
インバータとをリング上に直列接続して成るリング発振
器を備えることを特徴とする請求項１記載のクロック信
号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4179517A JPH0628055A (ja) | 1992-07-07 | 1992-07-07 | クロック信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4179517A JPH0628055A (ja) | 1992-07-07 | 1992-07-07 | クロック信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628055A true JPH0628055A (ja) | 1994-02-04 |
Family
ID=16067173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4179517A Withdrawn JPH0628055A (ja) | 1992-07-07 | 1992-07-07 | クロック信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628055A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11940836B2 (en) | 2022-03-31 | 2024-03-26 | International Business Machines Corporation | Dual chip clock synchronization |
| CN121150665A (zh) * | 2025-09-09 | 2025-12-16 | 苏州顺芯半导体有限公司 | 时钟振荡电路、按键检测系统及芯片 |
-
1992
- 1992-07-07 JP JP4179517A patent/JPH0628055A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11940836B2 (en) | 2022-03-31 | 2024-03-26 | International Business Machines Corporation | Dual chip clock synchronization |
| CN121150665A (zh) * | 2025-09-09 | 2025-12-16 | 苏州顺芯半导体有限公司 | 时钟振荡电路、按键检测系统及芯片 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |