JPH0222724Y2 - - Google Patents
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- Publication number
- JPH0222724Y2 JPH0222724Y2 JP9780580U JP9780580U JPH0222724Y2 JP H0222724 Y2 JPH0222724 Y2 JP H0222724Y2 JP 9780580 U JP9780580 U JP 9780580U JP 9780580 U JP9780580 U JP 9780580U JP H0222724 Y2 JPH0222724 Y2 JP H0222724Y2
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- JP
- Japan
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- voltage
- power supply
- transistor
- series control
- control transistor
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- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000009499 grossing Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【考案の詳細な説明】
本考案は電源接断時の出力電圧のオーバーシユ
ートを防止し、負荷の保護を図るようにした直列
制御電源装置に関する。
ートを防止し、負荷の保護を図るようにした直列
制御電源装置に関する。
第1図は従来のこの種の装置の一例を示す回路
図で第1の電源1の正極を直列制御トランジスタ
2のコレクタ・エミツタを介して正極出力端子3
に接続し、該電源1の負極を負極出力端子4に接
続している。また基準電圧Vrefを出力する第2
の電源5の負極を上記正極出力端子3に接続し、
該電源5の正極を分圧抵抗6,7を直列に介して
負極出力端子4に接続するとともに、この分圧電
圧を差動増幅器8の非反転入力へ与える。またこ
の差動増幅器8の反転入力を正極出力端子3に接
続するとともに、出力を抵抗9を介してトランジ
スタ2のベースへ与え出力端子3,4間の出力電
圧V0を所定電圧に制御するようにしている。ま
た10,11は差動増幅器8を駆動する正負極の
第3、第4の電源でそれぞれ負極および正極を正
極出力端子3に接続している。なお上記第1乃至
第4の電源1,5,10,11は、たとえば図示
しない回路により商用電源を降圧し、整流、平滑
して得るようにしている。
図で第1の電源1の正極を直列制御トランジスタ
2のコレクタ・エミツタを介して正極出力端子3
に接続し、該電源1の負極を負極出力端子4に接
続している。また基準電圧Vrefを出力する第2
の電源5の負極を上記正極出力端子3に接続し、
該電源5の正極を分圧抵抗6,7を直列に介して
負極出力端子4に接続するとともに、この分圧電
圧を差動増幅器8の非反転入力へ与える。またこ
の差動増幅器8の反転入力を正極出力端子3に接
続するとともに、出力を抵抗9を介してトランジ
スタ2のベースへ与え出力端子3,4間の出力電
圧V0を所定電圧に制御するようにしている。ま
た10,11は差動増幅器8を駆動する正負極の
第3、第4の電源でそれぞれ負極および正極を正
極出力端子3に接続している。なお上記第1乃至
第4の電源1,5,10,11は、たとえば図示
しない回路により商用電源を降圧し、整流、平滑
して得るようにしている。
しかしながらこのようなもので出力端子3,4
間に動作許容電圧の厳しい半導体回路等の負荷1
2を接続した場合、電源の接断時に出力電圧がオ
ーバーシユートすると、負荷の故障、破損等を生
じる虞がある。このような出力電圧のオーバーシ
ユートは電源接断時に特に第1、第3、第4の各
電源1,10,11の立上り、立下りの不揃いに
よつて生じるもので、第1の電源1が立上りある
いは平滑コンデンサに充電電荷が残存している状
態で直列制御トランジスタ2が導通方向へバイア
スされることによつて生じる。すなわち第1図に
示す回路図で具体的には演算増幅器8の負電源で
ある第4の電源11に比して正電源である第3の
電源10が電源投入時に早く立上り、あるいは電
源しや断時に遅く立下つた場合差動増幅器8の出
力は正極性側へ振れる。そして第1の電源1から
電圧が出力されている場合にオーバーシユートに
よる過電圧を生じる。
間に動作許容電圧の厳しい半導体回路等の負荷1
2を接続した場合、電源の接断時に出力電圧がオ
ーバーシユートすると、負荷の故障、破損等を生
じる虞がある。このような出力電圧のオーバーシ
ユートは電源接断時に特に第1、第3、第4の各
電源1,10,11の立上り、立下りの不揃いに
よつて生じるもので、第1の電源1が立上りある
いは平滑コンデンサに充電電荷が残存している状
態で直列制御トランジスタ2が導通方向へバイア
スされることによつて生じる。すなわち第1図に
示す回路図で具体的には演算増幅器8の負電源で
ある第4の電源11に比して正電源である第3の
電源10が電源投入時に早く立上り、あるいは電
源しや断時に遅く立下つた場合差動増幅器8の出
力は正極性側へ振れる。そして第1の電源1から
電圧が出力されている場合にオーバーシユートに
よる過電圧を生じる。
本考案は上記の事情に鑑みてなされたもので簡
単な構成で電源接断時のオーバーシユートを確実
に防止することができる直列制御電源装置を提供
することを目的とするものである。
単な構成で電源接断時のオーバーシユートを確実
に防止することができる直列制御電源装置を提供
することを目的とするものである。
以下本考案の一実施例を第1図と同一部分に同
一符号を付与して第2図に示す回路図を参照して
詳細に説明する。図中13は直列制御トランジス
タ2のベース・エミツタ間にコレクタ・エミツタ
を接続したスイツチングトランジスタでこのベー
スに第3、第4の正負極の電源10,11間に直
列に介挿した抵抗14,15による分圧電圧を与
える。しかして抵抗14,15により分圧してス
イツチングトランジスタ13のベースに印加する
バイアス電圧は第3、第4の電源10,11の出
力電圧が正常な値であれば該トランジスタ13を
カツトオフする。また第4の電源11の負極出力
に比して第3の電源10の正極出力が早く立上
り、あるいは遅く立下る場合、差動増幅器8の出
力は制御されない状態で正極性側へ振れる。この
場合、差動増幅器8の正極性側の出力により直列
制御トランジスタ2を導通させようとするが、上
記第3、第4の電源10,11の分圧電圧を与え
られるスイツチングトランジスタ13が導通し、
上記直列制御トランジスタ2のベースへ該トラン
ジスタ2をカツトオフさせるバイアスを与える。
したがつて第1の電源1は直列制御トランジスタ
2でしや断され負荷12への給電を停止すること
ができる。したがつて電源の投入あるいはしや断
時の出力電圧のオーバーシユートを確実に防止で
きそれによつて負荷に過電圧が印加されることを
阻止することができる。また直列制御トランジス
タ2に導通方向へ、制御されていないバイアス電
圧が印加される際に、該バイアス電圧により導通
し上記直列制御トランジスタ2をカツトオフにす
るためにスイツチングトランジスタ13を用いる
ようにしているので全体の構成も極めて簡単でコ
ストも安価である。
一符号を付与して第2図に示す回路図を参照して
詳細に説明する。図中13は直列制御トランジス
タ2のベース・エミツタ間にコレクタ・エミツタ
を接続したスイツチングトランジスタでこのベー
スに第3、第4の正負極の電源10,11間に直
列に介挿した抵抗14,15による分圧電圧を与
える。しかして抵抗14,15により分圧してス
イツチングトランジスタ13のベースに印加する
バイアス電圧は第3、第4の電源10,11の出
力電圧が正常な値であれば該トランジスタ13を
カツトオフする。また第4の電源11の負極出力
に比して第3の電源10の正極出力が早く立上
り、あるいは遅く立下る場合、差動増幅器8の出
力は制御されない状態で正極性側へ振れる。この
場合、差動増幅器8の正極性側の出力により直列
制御トランジスタ2を導通させようとするが、上
記第3、第4の電源10,11の分圧電圧を与え
られるスイツチングトランジスタ13が導通し、
上記直列制御トランジスタ2のベースへ該トラン
ジスタ2をカツトオフさせるバイアスを与える。
したがつて第1の電源1は直列制御トランジスタ
2でしや断され負荷12への給電を停止すること
ができる。したがつて電源の投入あるいはしや断
時の出力電圧のオーバーシユートを確実に防止で
きそれによつて負荷に過電圧が印加されることを
阻止することができる。また直列制御トランジス
タ2に導通方向へ、制御されていないバイアス電
圧が印加される際に、該バイアス電圧により導通
し上記直列制御トランジスタ2をカツトオフにす
るためにスイツチングトランジスタ13を用いる
ようにしているので全体の構成も極めて簡単でコ
ストも安価である。
なお本考案は上記実施例に限定されるものでは
なく、たとえば直列制御トランジスタ2として
PNP型のトランジスタを用いて、これを第1の
電源1の負極と負極出力端子4との間に介挿する
ようにしてもよい。
なく、たとえば直列制御トランジスタ2として
PNP型のトランジスタを用いて、これを第1の
電源1の負極と負極出力端子4との間に介挿する
ようにしてもよい。
また上記実施例ではスイツチングトランジスタ
13を直列制御トランジスタ2のベースと正極出
力端子3との間に介挿して、このスイツチングト
ランジスタ13の導通時に上記直列制御トランジ
スタ2をカツトオフするようにしている。しかし
ながらスイツチングトランジスタ13を直列制御
トランジスタ2のベースと負極性の第4の電源1
1との間に介挿してもよいし、あるいはこのスイ
ツチングトランジスタに13に直列に又はベース
分圧回路にツエナーダイオードを介挿するように
してもよいことは勿論である。
13を直列制御トランジスタ2のベースと正極出
力端子3との間に介挿して、このスイツチングト
ランジスタ13の導通時に上記直列制御トランジ
スタ2をカツトオフするようにしている。しかし
ながらスイツチングトランジスタ13を直列制御
トランジスタ2のベースと負極性の第4の電源1
1との間に介挿してもよいし、あるいはこのスイ
ツチングトランジスタに13に直列に又はベース
分圧回路にツエナーダイオードを介挿するように
してもよいことは勿論である。
以上詳述したように本考案は電源と負荷との間
に直列制御トランジスタを介挿し、基準電圧と出
力電圧との差分を差動増幅器で得上記直列制御ト
ランジスタにより定電圧制御を行なうようにした
ものにおいて、電源の接断時等に上記差動増幅器
の駆動電圧のアンバランスにより上記直列制御ト
ランジスタへ導通方向のバイアスが与えられる際
に該電源の分圧電圧により制御されるトランジス
タを導通させ上記直列制御トランジスタをカツト
オフさせるバイアスを印加するようにしたもので
ある。したがつて簡単な構成で電源接断時の出力
電圧のオーバーシユートを確実に防止することが
できる直列制御電源装置を提供することができ
る。
に直列制御トランジスタを介挿し、基準電圧と出
力電圧との差分を差動増幅器で得上記直列制御ト
ランジスタにより定電圧制御を行なうようにした
ものにおいて、電源の接断時等に上記差動増幅器
の駆動電圧のアンバランスにより上記直列制御ト
ランジスタへ導通方向のバイアスが与えられる際
に該電源の分圧電圧により制御されるトランジス
タを導通させ上記直列制御トランジスタをカツト
オフさせるバイアスを印加するようにしたもので
ある。したがつて簡単な構成で電源接断時の出力
電圧のオーバーシユートを確実に防止することが
できる直列制御電源装置を提供することができ
る。
第1図は従来の電源装置の一例を示す回路図、
第2図は本考案の一実施例を示す回路図である。 1,5,10,11……電源、2……直列制御
トランジスタ、3,4……出力端子、8……差動
増幅器、12……負荷、13……スイツチングト
ランジスタ。
第2図は本考案の一実施例を示す回路図である。 1,5,10,11……電源、2……直列制御
トランジスタ、3,4……出力端子、8……差動
増幅器、12……負荷、13……スイツチングト
ランジスタ。
Claims (1)
- 直列制御電源装置において基準電圧に対する出
力電圧の誤差を得る差動増幅器を駆動する正・負
2電源の電圧が正常な値からはずれて直列制御ト
ランジスタを導通させる方向の電圧を出力する時
に、上記正・負2電源間に接続した分圧回路の分
圧電圧によつて動作する半導体スイツチを導通し
て制御トランジスタのベースへ該トランジスタを
カツトオフさせる電圧を印加することを特徴とす
る直列制御電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9780580U JPH0222724Y2 (ja) | 1980-07-11 | 1980-07-11 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9780580U JPH0222724Y2 (ja) | 1980-07-11 | 1980-07-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5724619U JPS5724619U (ja) | 1982-02-08 |
| JPH0222724Y2 true JPH0222724Y2 (ja) | 1990-06-20 |
Family
ID=29459563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9780580U Expired JPH0222724Y2 (ja) | 1980-07-11 | 1980-07-11 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0222724Y2 (ja) |
-
1980
- 1980-07-11 JP JP9780580U patent/JPH0222724Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5724619U (ja) | 1982-02-08 |
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