JPH022273A - 一時的非同期多重化による伝送データのスイッチングエレメント - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明は、−・時的非同期多重化による伝送データのス
イッチングエレメント、別称＾ＴＤ（Ａｓｙｎｃｂ−ｒ
ｏｎｏｕｓ　Ｔｉｎｇｅ　Ｄｉｖｉｓｉｏｎ、非同期時
分割）モードによる一時的非同期スイツチングマトリッ
クスに係る。ここで「データ」なる用語は最も広い意味
で解釈されるべきであり、サービス統合ディジタルネッ
トワーク（ＩＮＩｓ、ｒ６ｓａａｕ　ｎｕ＋ａ６ｒｉｑ
ｕｅ　Ａ　１ｎｔ６ＬｒａＬｉｏｎｃｌｅ！Ｊｃｒｖｉ
ｃｃｓ）の範囲内で伝送及び交換すべき言葉、画像及び
全種類のデータに及ぶ。 本文中に記載されるような一時的非同期伝送において、
伝送リンクの伝送媒体は夫々１つのセル、即ち宛て光表
示を含むラベルと所謂スイッチング情報を含むデータ領
域とを含む所定数の２進情報エレメント又はビットを含
むグループを搬送する等しいモチーフ（ｃｒ６ｎｅａｕ
ｘ）に分割される。実際のプロジェクトにおける伝送リ
ンク速度は毎秒数百メガビットのオーダーである。 スイッチングは、こうして構造化されたディジタル情報
を複数の入力リンクから受け収り、この情報を複数の出
力リンクに再伝送することにより実施される。より厳密
にいうと、入力リンクの１つで受け取られたセルは、該
セルに含まれる宛て先表示により指定される出力リンク
の１つに再伝送される。 スイッチングエレメントは、一定数の入力リンクと一定
数の出力リンクとの間にこのようなスイッチングを行う
単位装置である。このようなスイッチングエレメントは
複数の段を有するスイッチングネットワークで結合され
得る。この□場合、宛て先表示は交差するスイッチング
エレメントの各々に必要なものを供給しなければならな
い。 スイッチングエレメントのレベルで定常スイッチング状
態では、入力リンクから受け取られ且つ同一の出力リン
クに割り当てられるセルは、一定の平均流量を有してお
り且つ任意と見なされ得る変動を受ける瞬間流量を有す
るデータフローを楢成する。出力リンクに再伝送される
セルは複数の入力リンクから供給され、複数の別々のフ
ローの追加を表す。ネットワークの制御手段は、該追加
に対応する平均流量が閉塞を避けるように最大で出力リ
ンクの伝送能力に等しくなるように選択しなＧすればな
らない、一方、効率のためにはこの平均総流量はリンク
の公称伝送能力にできるだけ近くなければならない、従
って、瞬間流量を加えると出力リンクの伝送能力を越え
てしまうことがある。これらのピーク時間外ではこの能
力は完全に利用されない。 従来の所見によると、入力リンクからセルを受け収り、
出力リンクに再伝送され得るまで該セルを保存するバッ
ファメモリをスイッチングニレメンＩ・に備えることが
提案されている。 上記の要件を満たすスイッチングエレメントは仏国特許
公開明細書第２５３８９７６号に開示されている。該明
細書には一時的非同期多重化による伝送データのスイッ
チングエレメントが記載されており、該エレメントは、
夫々入力リンクに連結され且つ該入力リンクにより受け
取られたセルを供給する受信回路と、夫々出力リンクに
連結され且つ該出力リンクに再伝送されたセルを送出す
る送信回路と、受信回路により供給された受信セルを記
録し、送信回路に再伝送すべきセルを発生するバッファ
メモリと、記録アドレスソース及び読取アドレスソース
を含むバッファメモリのアドレシング装置とを備えてい
る。 受け取られたセルはバッファメモリに通じるバスを通り
、各入力リンクから受け取られたセルは該バッファメモ
リ内に周期的に記録される。同様に、各セルのラベルは
制御メモリにより分析され、セルが割り当てられている
出力リンクのアドレスを供給する。このアドレスは、該
出力リンクに連結された「先入れ先出し」通称ＦＩＦＯ
型のメモリを示す、該メモリは該当セルが記録されてい
るバッファメモリのロケーションのアドレスを書き込む
ことができる。各出力リンクの出力ＦＩＦＯはこうして
、該出力リンクに再伝送すべきセルをバッファメモリの
どこで読み取るべきかを指示する。 スイッチングエレメントの入力リンクで受け取られたセ
ルを記録するためのバッファメモリのアドレス指定は、
上述したように周期型であり、タイムベースがバッファ
メモリの記録ロケーションのアドレスを順次供給し、入
力リンクにより連続的に提供されるセルはこれらのロケ
ーションに順に記録される。Ｕｅって、入力リンクが存
在している数のメモリ部分にバッファメモリが分割され
ているかのようにすべてが進行すると結論することがで
きる、各部分のメモリのロケーションの数は全入力リン
クで同一である。上記条件では最大負荷の入力リンクに
固有の記録の必要に応じることができなければならない
。 本発明の目的は、上記型のスイッチングエレメントにお
けるバッファメモリの利用効率を改良し、スイッチング
エレメントの寸法を縮小、又は性能を向上させることで
ある。 本発明は、後続するスイッチング段の入力リンクでもあ
る出力リンクに伝送されるセルのうちで、再伝送不能の
セル、即ち再伝送すべきでないか又はできないセルが何
であるかに基づいている。これらのセルの最大数は「空
の」セルである。実際に、ピーク時間外では、出力リン
クのデータフローの合計は出力リンクの分利；伝送能力
に達しないことが認められている。従って、最初にスイ
ッチング情報を何も使用することができないセルが存在
している。この時、これらのセルはスイッチングセルに
より再生されるチャンスがほとんどないとッ１□　１ｍ
　ｊｎ　’ｒ充填されている。そこで、このような空の
セルご伝送すると、一時的モチーフ切断に関して受信回
路の同期化を実現するという利点が得られる。 ｖＣって本発明は、スイッチングエレメントが受け取ら
れたセルの内容又は受け収られたセルの不在により条件
１・目すられ且つ禁止信号を供給する記録県北回路を含
んでいること、及びアドレスソースがバッファメモリ内
のどのメモリロケーションも占有されないように該禁止
信号により影響される禁止アクセスを含んでいることを
特徴とする。 アドレスソースはバッファメモリ内に連続記録アドレス
を供給するカウンタであり得、禁止回路はカウンタの前
進を阻止し、バッファメモリ内の記録ロケーションを使
用できないようにする。 アドレスソースは既に再伝送されたセルにより解放され
たバッファメモリのロケーションのアドレスのメモリを
含み得る。こうして、該禁止信号は該アドレスのメモリ
にアドレスが読取られるのを禁止する。該メモリは有利
にはＦＩＦＯである。 再伝送すべきでないセルの認識は、特にラベルのアドレ
ス部分の復号回路に依存する。該認識は、供給すべきス
イッチングセルがない場合受信回路によっても実行され
得、受信回路が空のセルを受け収った場合、セルを供給
すべき時点で受け取られたセルが準（ｌｉｉｉされてい
ない場合、受信回路が正常動作状層、になく、例えば脱
同期又は非運転時の場合がこれに相当する。 更に本発明は、搬送が自動案内型の場合、即ち搬送すべ
き各セルのラベルが交正すべきスイッチングニレメン１
への各々の宛て先表示を含む場合、あるいは仮想回路型
の場合、則ち搬送すべき各セルのラベルに含まれる宛て
先表示が交差される各スイッチングエレメントの翻訳対
象となるべき場合に適用される。 本発明の種々の目的及び特徴は添付図面を参考に以下の
非限定的な具体例に関する説明から明らかになろう。 第１図は、本発明のスイッチングエレメントに一具体例
、即ち自動案内型１！１２送例におけるΔＴＤモードの
一時的非同期スイツチングマトリックスの全体の概略図
である。 該７１−リツクスは１ｌ１７Ｊの類似の受信回路ＣＲＩ
〜ＣＲｉを含んでおり、これらの回路の各々には１個の
入力リンクｌｅｌ〜Ｉｃｉが連結されている０回路Ｃｒ
ｔｌは部分的に明示するが、回路Ｃｌ１２及びＣＲ１は
図面を部用にするために概略的に示す。 受信回路ＣＲＩはリンクＩｅｌで受信される信号と同期
的なりロック信−号を発生ずるクロック抽出回路ｃｃｌ
Ｉを含んでおり、特にリンクｌｅｌに供給されるディジ
タル信号を検出して入カシフトレジスタｒｄｅ内に直列
に導入することが可能である。該入力シフトレジスクは
完全な伝送セルを含むことが可能であり且つＦＩＦＯ型
であり得る入力バッファレジスタｒＬｃに向かってその
出力に並列に該セルを供給することが可能である６受信
回路Ｃ［は更に、レジスタｒｄｅの出力に並列に供給さ
れたセルを受け収り、入力バッファレジスタｒＬｃを制
御し、特にその読取を可能にする入力管理装置を含んで
いる。 このために、管理装置ｄｇｅは該装置に制御信号を供給
する入力クロックバスｂｌ＋ｅ及びｖＴ報倍信号供給さ
れる入力情報バスｂｉｅに連結されている。入力バッフ
ァレジスタｒｙｅは入力セルのバスｂｅｅに連結されて
いる。 これらの３つのバスｂｌ＋ｅ、　ｂｉｃ及びｂｅｅは集
合的に入力バスＩＩＥを形成する。該バス［ｌＥは、最
大で入力リンクｌ＼のセルの伝送時間に等しく且つ受信
回路ＣＲ１〜ＣＲｉの各々に１つずつの１個の同一周期
Ｌｉ（第３図の夫々ｔｉｔ〜Ｌｉ１）を含むサイクルＣ
Ｅで受信回路の間に一時的に分割される。 管理装置ａｇｅの礪能は特に、受信回路ＣＲＩによりバ
スｂｃｃ上にセルが供給されないような周期を認識し、
バスｂｌ＋ｃの導線Ｌｌｅ上に自由時間信号を加えるこ
とにより該周期を知らせることである。 従って、バッファメモリシステムＳＭＴは各周期

【ｉで
受信回路ＣＲから受け取ったセルＣＬ、又は自由時間信
号ｔｉｅを受け取る。 セルＣＬのフォーマットを第２図に示す、セルはデータ
領域ＣＤとラベルＥＥとを含んでおり、該ラベルは例え
ば４個のアドレスＡＤ１〜ΔＤ４及び割り当て番号Ｃｖ
を含んでいる。データ領域は３２個のオクテツトを３み
得る。第１のアドレス八Ｄ１は該当マトリックスへの宛
て光表示としてＩ！ｉ　ＩｉＨすべきアドレスである。 後続するアドレスは後で該当セルを通過すべきマトリッ
クスで使用されるべきである。割り当て番号Ｃ■は、最
終的にセルを受け取ってこれを方向付けるべきネットワ
ークの端末装置と同様の役割を有する。ネットワークの
マトリックスはすべて同様であるので、その各／（は受
Ｇｆ取られるセルのラベル［Ｅの第１のアドレスにより
与えられる宛て先表示分受け取るべきである。このため
に、本発明の７トリツクスはバスｂｅｅ及びバッファメ
モリＭＴの間にアドレス置換配線ＣＰへを含んでおり、
この配線により、アドレスΔＤ１はラベルＥＥ内の最終
位置に移り、一方、アドレスＡＤＺ〜＾Ｄ４及びＣｖは
１位置だけ前進する。従って、セルの再伝送後、アドレ
ス＾Ｄ２は第１図に示すようなマＩ・リックスイ・ツト
ワークに後続する段のマＩ・リックスのアドレス八Ｄ１
となる。 第１図に示すように、アドレス＾Ｄ１はアドレス復号回
路ｃｄｎに伝送される。セルを再伝送すべき場合、該復
号回路はこれに応答して１個の出力アドレス導線＾Ｓ（
夫々ａｓｌ〜ａｓｊで示す）の１つに信号を供給し、こ
うして再伝送すべき出力リンクを認識する。再伝送すべ
きでないセルの場合、例えば本発明の７トリツクスの管
理ユニットｕＣに割り当てされるセルの場合、復号回路
は代わりに導線ａｄｌ上に信号を供給する。 まず最初に、受け取られるセルＣＬが出力リンクＩＳ１
〜ｈｊの１つに再伝送すべきスイッヂングセルである場
合を♂察しよう。従って、アドレス復号回路ｃａｎは例
えば導線ａ３Ｊに１３号・を供給する。該回路は信号ａ
ｄｌは供給しない。また、信号口ｅも同様に不在である
。 同様に、信”；’；１１１　Ｌ　ｐは不在であると仮定
するが、これは以下に示すようにバッファメモリが入力
セルを記録することが可能な限り真実である。 この点については、一般に水明廁書中では簡単にするた
めにしばしば導線及びこれによって搬送される信号を同
一の参照符号で示していることを指摘しておこう。 上記の結果、ＨへＮＤ型の禁止ゲー１〜ｐｉは記録アド
レスソースＳＡＥからの新しい記録アドレスの獲得を決
定するゲートｐａｌ及び１）ａｃをバリデートする信号
ｑｐｉを供給する。この記録アドレスソースＳへＥは木
質的に、使用後の解放されたバッファメモリＨＴ内に記
録ロケーションアドレスを含む有利には４ＦＩＦＯ型の
アドレスメモリｆ１１１と、バッファメモリのメモリロ
ケーションと同一数の有効位置を有しており且つ信号ｃ
ａｒを供給する停止位置に達するまである位置から別の
位置に前進するようなアドレスカウンタとを備えており
、これについてはｆ＆述する。 アドレスが少なくともＦＩＦＯｒａｌに記録される限り
、該ＦＩＦＯの出力は導線ｒｕｖにゼロレベルの信号を
供給し、こうしてゲート匹１をバリデートシ、デー１−
ｐｄｂをブロックし、従って、該ゲートはゲートｐｉ及
びゲートｐｅａをデブロックするゼロ信号を供給する。 従って、周期ｔｉ（第３図）の初めに配置された信号１
＋ｃにより特徴付けられるアドレスの獲得時間間隔にお
いて、ゲートｐａｌは導通し、ＦＩＦＯｆａｌに加えら
れる信号１ｆｌを供給し、該ＦＩＦＯで読取動作を生じ
、導線ａｆｌにバッファメモリＭＴの自由ロケーション
のアドレスを送る。このアドレスはマルチプレクサｍａ
ｅに到達し、註マルチプレクサは導線ｆａｖ上に芹在す
るゼロレベルの信号を受け取る。これに応答して、マル
チプレクサＩＩＩ　ｔＬ　ｅはアドレス八Ｅを供給する
。 バッファメモリＭＴの書込時間間隔は、記録アドレスソ
ースＳへＥに向けるように、周期Ｌｉ（第３図）の終わ
りに配置され且つ書込／読取アドレスマルチプレクザＩ
Ｉ＋ｃｌに加えられる信号ｃｃｒにより特徴付けられ、
アドレス八ＥはこうしてバッファメモリＭＴに供給され
る。 同時に、同様にゲートｐｉの出力信号ｓｐｉによりパリ
デートされた書込制御デー１−ｐｃは、バッファメモリ
ＭＴに信号ｃａｒを伝送し、該バッファメモリではこれ
に応答して書込動作が行われる。置換配線ＣＰ＾により
修正されたバスＩｌＥ上のセルは、アドレス＾Ｅにより
示される自由ロケーションに書き込よれる。 一方、同一の書込信号ｅａｒはゲートｐｅａをバリデー
１−するので、復号回路ｃｄａから信号ａｓｊを受け取
る該デー１−は、夫々出力リンクｌｓｌ〜ｌｓｊの１つ
に連結された１個の出力ＦＩＦＯｒｓｌ〜ｆｓｊのうち
の１つに書込制御信号を供給する。こうして、受け取ら
れたセルが指定される出力リンクに対応するＦＩＦＯの
出力リンクは、セルがバッファメモリＨＴに記録され、
仝ＦＩＦＯｆｓｌ〜ｆｓｊの入力に加えられるロケーシ
ョンのアドレス八Ｅを受け取り、これを記録し、該当セ
ルを対応する出力リンクに再伝送する。 上記プロセスは、連続受信回路が再伝送すべきセルＣＬ
を供給する限り、及びＰＩＦＯｆｕｌが少なくとも１個
の使用可能なバッファメモリのロケーションアドレスを
含んでいる限り、各周期Ｌｉ毎に連続受信回路で再現さ
れる。 ＦＩＦＯｆａｌがもはやアドレスを含まなくなった場合
、信号ｒａｙはレベルを変え、デー）ｐａｌをブロック
し、デー１”ｐａｃを開く、この場合、アドレスカウン
タＣａｅは信号ｃａｒを供給する停止位置に到達してい
ないと予想される。従って、ゲートｐｃｌｂは前と同様
にゼロレベルの１３号ｍシ１）を供給する。 高レベルの信号ｒｕｖはマルチプレクサＩ１１　＋１　
（！をカウンタＣ１１ｅの出力ＩＬｃｅに向がって転換
する。従って、アドレスΔＥ’ｌ’構成するために、Ｆ
ＩＦＯｆａｌにより供給されるアドレスでなく、カウン
タｃａｅにより供給されるアドレスが使用される。上記
の場合と同様に、このアドレスは入力セルをバッファメ
モリＭＴに記録するなめに曲用される。一方、該アドレ
スは該セルが指定される出力リンクに対応する出力ＦＩ
ＦＯｆｓｌ〜ｆｓｊに書き込まれる。 次に、信号ｌｅａがゲートｐａｃにより書込アドレスカ
ウンタｃ１１ｃのインデクシング入力に再伝送され、該
カウンタは１ピッチ前進し、停止位置に達しない限り、
次のセルの記録に備えて出力ａｅｅに１単位増加したア
ドレスを供給する。 以上、再伝送すべきスイッチングセルがどのようにバッ
ファメモリに記録され、該セルを含むメモリロケーショ
ンのアドレスがどのように出力ＦＩＦＯに書き込まれる
かについて説明した。 次に、バッファメモリに記録するために使用できないア
ドレスが存在しない場合について検討しよう、これは、
ＦＩＦＯｒａｌが信号ｆａｖを供給し、カウンタｃａｃ
が信号ｃａｒを供給するような場合である。 ゲートｐｄＬ＋はこれに応答して信号ｍＬｐを供給し、
こうしてゲートｐｉ及びゲートｐｅａをブロックする。 この結果、バッファメモリに記録され得ない入力セルは
空のセルとして処理される。該セルの内容は必然的に失
われているが、実行中の動作を撹乱することはない。 カウンタｃａｅを時々その停止位置から離れさせるよう
にするための手段を予想すべきである。これは例えば第
１図に示すように、ＡＮＤ型のゲートｐｒｚにより実施
され得、該ゲートは全出力ＰＩＦＯが空になって夫々信
号ｈ１．．．．ｒｖｊを供給するときに信号ｒｚを供給
する。この信号はカウンタｃａｅを再初期化し、その後
、必要に応じて上述したようにバッファメモリＭＴの全
ロケーションの連続アドレスを発生ずる。同一・信号は
同様にＦＩＦＯｆａｌを再初ＩＵ１１ヒすることができ
、あるいは他の何らかの手段により、ＦＩＦＯに含まれ
るアドレスが使用されないようにすることができる。 次に、再伝送すべきでないセルの場合について考察しよ
う、この場合はまず管理ユニツ１−Ｕ（：に割り当てら
れるセルの受信によりコ２明される。このセルは、復号
回路ｃｄａにより復号化され、導線ａｄｌに信号を加え
るようなアドレスΔＤ１を有しており、これに対して導
線＾Ｓには信号は供給されない。 バス［ｌＥは管理ユニットｕＣまで延びている。導線ａ
ｄｌも同様に管理ユニットＵＧまで延びている。従って
、該導線に加えられる復号信号は管理ユニットＵＧがバ
スＢＥ上に存在している情報を認識できないようにする
。こうして管理ユニットＵＣは指定されているセルのみ
を認識するように呼び出され、負荷を最小にできるとい
う利点が得られる。 上記の場合に類似する第２のケースは、受信回路ＣＲに
より「空の」セルが受け取られる場合である。 例えば、本発明の７トリツクスの上流に存在するスイッ
チング段階の７トリツクスは、リンクＩｅｌを通って受
信回路ＣＲＩまで伝送すべきセルに伝送すべき情報をも
たない、従って、該マトリックスは明、ｔａｇの序文に
述べたように空のセルを搬送する。空のセルはレジスタ
ｒｄｃの出力８１１ｅに表示される時点で管理装置ｄｇ
ｅにより認識される。従って、このセルは入力バッファ
レジスタｒｔｅに伝送されない、こうして少し後でリン
クｌｅｌに割り当てられるバスＢＥの周期の間、レジス
タｒｙｅは空になり、バスｂｅｅにセルは何も供給され
ず、管理装置ｄｇｅはバスｂｉｅに信号Ｌｌｃを発生す
る。管理ユニットυＧはこの信号を受け取り、状態を知
らされる。 上記の典型的な２つのケースでは、受け取られるセルを
再伝送する必要はない、従って、本発明は無益にバッフ
ァメモリ訂内のロケーションを占有させないための方法
を提供する。実際にバッファメモリのアドレシング回路
の構造によると、種々の手段により成果を得ることがで
きる０本具体例に相当する最も簡′単な手段は、バッフ
ァメモリ内のセルの書込に関する動作を禁止することで
ある。 このために、ゲートｐｉはｆユ号ａｄｌ及びＬｌｃのい
ずれかによりブロックされ、デー１−ｐａｃ及びｌ１４
Ｌｌがブロックされるようにこれら２つのゲートの禁止
アクセスに禁止信号ｓｐｉを供給する。これらのゲート
はブロックされているので、一方ではＰＩＦＯｆａｌは
読み取られ得ず、カウンタｃａｅは前進し得ない。 他方、禁止信号ａｐｉはゲートｐｅもブロックするので
、バッファメモリＭＴに書込動作は生じない、更に、ア
ドレス復号回路ｃｄａは導線間に何も信号を供給せず、
出力ＦＩＦＯｒｓｌ〜ｒｓｊにアドレス＾Ｅは記録され
ない。 こうしてバッファメモリＨＴのロケーションのみ有が回
避され、（従来方法と同一のメモリ容量の）スイッチン
グエレメントの効率を増加することができ、あるいは（
同一性能の）バッファメモリの容量を縮小することがで
きる。 更に、出力ＦＩＦＯにはアドレスが書き込まれていない
ので、多少の遅延後に後述するように空のセルが搬送さ
れる。 次に、記録されたセルがどのように出力リンクに再伝送
されるかについてｙＪ察しよう。 出力リンクｌｓｌ〜ｌｓｊの各々は、並列−直列変換レ
ジスタｒｄｓに統合される出力回路ＣＴＩ〜ＣＴｊを備
えている。これらの出力回路ＣＴは、出力リンク上のセ
ルの伝送時間に等しく且つｊ個の等しい周期ｔｊ（第３
図の夫々参照番号Ｌｆｌ〜Ｌｊｊで示す）を含むサイク
ルＣ３で、全出力回路の間に一時的に分割されるバスｒ
ＪＳに連結されている。このバスＩｔｓは入力バスＧＥ
と類似しており、出力セルバスｂｅｓ及び入力クロック
バスｂｌ＋ｓを含んでいる。固有の信号Ｌｊにより規定
される周期の間、例えば出力回路ＣＴＩはクロック信号
ｂｓ（第３図）の作用下でこの時バスｂｅｓ上に存在し
ているセルをそのレジスタｒｄｓにロードする。この時
点からクロックパルスｈｂｓに応答して完全なセルがリ
ンクＩｓｌを通ってレジスタｒｄｓから直列に伝送され
る。池の出力リンクについても同様のことがいえる。 出力リンクの各１（にセルを供給するには、再伝送すべ
きセルが存在しない限り、セルをバッファメモリＭＴ内
で読み取ることにより実施される。 周期ｔｊの初めに、出力ＦＩＦＯｆａｌ〜ｆｓｊの１つ
、例えばｆｓｌは固有の信号ｔｊｌを読取制御入力ｅｒ
ａがら受け収って読取アドレスΔＬを供給する。　ＦＩ
ＦＯの動作モードを考慮すると、メモリＭＴ内でずっと
前がらリンクＩｓｌに再１云送すべき時機を待機してい
るセルを含むロケーションのアドレスが問題となる。 同時に、ＦＩＦＯｆｓｌはその出力ｆｖｌにゼロレベル
の信号を供給し、これはＦＩＦＯが空でないことを意味
する。この信号は読取ゲートｐ１の逆の入力に加えられ
、該信号は読取制御信号ｌｅｅをバッファメモリに伝送
し、読取動作の実行を命令する。この動作のためのアド
レス糺は出力ｓｒｓにＦＩＦＯｆｓｌを供給するアドレ
スであり、書込／読取アドレスマルチプレクサｎｅｔは
信号ｅａｒの不在によりこの出力に方向１寸けられる。 こうして読み取られたセル１まバッファメモリＭＴによ
りバスｂｅｓに伝送される。従って、クロック信号ｂｓ
の作用下でセルは伝送回路ＣＴＩのレジスタｒｄｓに書
き込まれる。 同時に、出力ＦｒＦＯｆｓｌにより出力ｓｒｓに供給さ
れたアドレス＾ＬはＦＩＦＯｆａｌの入力に供給され、
該入力は導線ｆｖｌ上のゼロレベルによりパリデートさ
れる信号ｌｅｅを送るデー１□ｐａがら書込制御信号を
受け取る。バッファメモリＭＴ内で読取中であり、従っ
て解放されつつあるロケーションに対応するこのアドレ
スは、こうして既述したように再使用するべ（ＦＩＦＯ
ｆａｌに記録される。 少なくとも再伝送すべきセルがメモリＭＴにより供給さ
れる限り、上記プロセスは各周期Ｌｊ毎に連続出力リン
クについて同様に再現される。 そこで、今度は再伝送すべきセルが存在しない場合につ
いて考察しよう、リンクｌｓｌ及びその出力ＦＩＦＯｆ
ｓｌを例にとると、このＦＩＦＯにもはやアドレスは存
在しておらず、該ＦＩＦＯはこれが空であることを示す
信号ｒｖｌを供給する。 ｆｒｓ号ｒｖｌはゲート１）１をブロックし、こうして
バッファメモリＭＴ内の全読取動作を禁止する。該信号
はこうしてゲート匹をブロックし、ＦＩＦＯｆａｌ内の
全書込動作を阻止する。更に、該信号は管理ユニッ１−
１１（：に伝送され、スイッチングマ１−リックスが該
当出力リンクに伝送すべきセルをもたないことを管理ユ
ニットに知らぜる。一方、例えば管理ユニットＵＧはバ
ス１Ｊｃｓには空のセルを表す情報を供給する。 バスＢＳはバス［ｌＥと全く同様に、実際に管理ユニツ
１−ｔｌＧまで延びており、再伝送ずべき通イ３セルが
存在しない場合、出力リンクにサービスセルを伝送する
ことができる。こうして空のセルはいわばこれらのサー
ビスセルの１つを８４１戊する。 管理ユニットｔｌＧによりバスｂａａに伝送された空の
セルは、バッファメモリＭＴからの通信セルと全く同様
に、出力回路ＣＴＩにより出力リンク１９１に搬送され
る。 上記スイッチングニレメンＩ・はＦＩＦＯｆａｌを（ｌ
ｉｆｉえなくてもよく、その場合、アドレスカウンタＣ
ａＱが受け取られる通信セルを記録するためにバッファ
メモリＭＴの全アドレスを周期的に供給しなければなら
ない、序文に記載した既知の方法に比較して、再伝送す
べき通信セルのみがバッファメモリＨＴに記録されるの
で、バッファメモリの記録の必要に関して、メモリのロ
ケーションを無益に占有することが避けられ、しかも統
計的にｉ個の入力リンクの全体の最大流量がリンクの最
大流量のｉ分の１になるように全入力リンクの流量が混
合されるという二重の利点が得られる。 解放されたアドレスのＰＩＦＯｆａｌの導入により、解
放されるや否やバッファメモリＨＴのロケーションを再
使用できる。各周期ｔｊにおいて、出力ＦＩＦＯが空で
ない限り解放されたアドレスが受け取られる。各周期ｔ
；で記録すべきセルがない限りアドレスが供給される。 周期Ｌｉ及びｔｊは等しい長さなので、ＦＩＦＯｒａｌ
の平均内容量は一定である。しかしながら、入力の流量
が増加又は出力流量が減少すると、バッファメモリＨＴ
に新しいロケーションが必要になると同時に、アドレス
ソースＳＡＥにこのようなロケーションのアドレスが必
要になる。解放されたアドレスのＦＩＦＯｆａｌは解放
された全アドレスを収容するに十分な大きさであり得る
。これらのアドレスは予めアドレスカウンタｃａｅによ
り供給されている。　ＦＩＦＯが空になる時点になり、
カウンタＣａｅは既にバッファメモリＭＴの全アドレス
を与えられている。この時点でバッファメモリＭＴの全
ロケーションは占有される。アドレスソースはアドレス
を供給し得ないので、セルは必然的に棄却される。それ
でも入力セルを記録し、こうしてバッファメモリに既に
記録されているセル、即ち別の通信に属するセルを失う
ことが好ましい。 このためには、アドレスカウンタが周期的動作を有して
いれば十分である。１４ｉ者の場合、ＦＩＦＯｆａｌの
容■を下げることができ、この場合、カウンタｃａｃへ
の依存はより頻繁になるが、解放時に満たされているＦ
ＩＦＯｆａｌにより維持されなかったアドレスを有する
メモリの所定のロケーションが、カウンタｅａｅにより
指定され得る。この方法は、このような状況が箱にしか
発生しない場合に許容可能である。 次に、第１図に示した具体例の説明を補うことにしよう
０周期的特徴を有する各種の制御信号は当該技（イ１分
野で通常ｆ重用されているようにタイムベースにより発
生される。該信号の構成は本文から明らかである。この
構成を第３図に示す、第１図の各要素は従来型である。 従って、第１図の受信回路ＣＲＩ、より特定的には該回
路に含まれる入力管埋装Ｔ１ｄｇｃの具体例（第４図）
ついては７１’　ａｌに説明するに及ばない。 実際に、ここでも汎用型であり得るクロック抽出回路ｃ
ａｂ、入カシフトレジスタｒｄｅ及び入力バッファレジ
スタｒＬｃが示されている。装置の残りの部分は管理装
置ｄ　ｇ　ｅ　５：　ｎ・１成する。 レジスタｒｄｃの出力において復号回路ｄｅｃは空のセ
ルの存在を認識する。該回路は監視用コンピュータｗｄ
ｔ及びセルビットカウンタｃｂｃをゼロにリセットする
信号ｃｖを供給する。該信号Ｃνはデー１ｇ】ｒをブロ
ックし、空のセルがバッファレジスタｒｙｅに伝送され
るのを阻止する。 後続セル、例えば通信セルの受信中、ビットクロックパ
ルスｈｔＩｅはレジスタｒｄｅにセルを入力させるのみ
ならず、カウンタｃｂｃを前進さぜる。セルのＩＨｔｔ
＆のピッＩ・でカウンタｃｂｃは信号ｃｐｅを（ｊｊ：
　Ｉ：ｉする。空のセルはｖｒＩＷｌとならないので、
デー）・ｐ「は導通し、信号Ｃｐｅはレジスタｒｄｅの
出力ｓｐｅ上に存在している完全なセルを入力バッファ
レジスタｒＬｃにロードするように命令する。 空のセルが問題とならない限りこの動作は受け取られる
各セルに反復される。 例えばバス肛のザイクルにつき１回といった周期的間隔
で入力クロックバスｂｂｅにタイムベースパルスＬｗｄ
ｔが受け収られる。該パルスは監視カウンタｗｄｔを１
ピツチ前進させる。 所定の時間間隔の間に空のセルが受け収られない場合、
カウンタｗｄｔは警報を発生するべく信号ｉ！ａを併給
する位置に到達し得る。 該当受信回路ＣＲＩに固有の周期Ｌｉの間、入力クロッ
クバスｂＩＩｅは信号ｔｉｌを供給する１周期Ｌｉの各
／Ｚにおいて、該バスは信号Ｌｅｅ！＋も供給する０回
路ＣＲＩの周期Ｌｉの外では、デー１〜ｐｋはｆ、Ｅ号
ｔｉｌによりデブロックされる。該ゲートは信号Ｌ　ｅ
　ｃ　ｌ＋を通過さぜ、該信号はこうしてＤ型の２つの
フリップフロップｂａａ及びｂｅｄのクロック入力Ｃに
加えられる。少なくとも１個のセルが入カバッファレジ
スタｒＬｅ内で待機しているならば、該バッファレジス
タはその出力ｃｐｕ上に信号を供給し、フリップフロッ
プｂｃａは位置ｌに移り、信号Ｌ　ｅ　ｃ　ｌ＋を受信
する。こうしてフリップフロップはその出力Ｑ上に信号
を供給し、フリップフロップｂｅｄは次のパルスＬ　ｃ
　ｅ　ｌ＋のときに位置１に移る。ゲートｐａｄはこう
して導通し、信号ｐＣｅを供給する。 受信回路ＣＲＩに固有の周期［ｉの初めで、信号Ｌｉｌ
はゲートｐｓａ及びｐｓｖをデブロックする。前者ゲー
トは空のセルが引き続き不在であることを表す信号ａｌ
ａをバスｂｉｃを介して管理ユニットＵＧに伝送する。 第２のゲートは逆にレジスタｒＬｃで使用可能なセルの
存在を表す信号ｐｅｅを伝送する。従って、該ゲートは
セルを使用できない場合に信号Ｌｌｅを供給する。 一方、デー１−ｐｌｒは信号Ｌｉｔ及びｐｃｅの作用下
で導通状態になり、入力バッファレジスタｒｙｅの読取
動作を命令し、該バッファレジスタは信号ｔｉｔ及びｐ
ｃａにより開かれる多重デー１□ｐＬｃによりバスｂｅ
ｅ上に再伝送されるセルをその出力ｓａＣ上に供給する
。 このように、入力バッファレジスタｒＬｅに記録されな
い空のセルが受信されると、レジスタｒｔｅはもはやバ
スｂｅｅ上に供給すべきセルをもたなくなり、これはフ
リップフロップｂａａ及びｂｅｄにより２つの信号ｔｉ
ｌの間で検出される。この場合、バスｂｅｅ上にセルを
供給せずに、受信回路ＣＲＩは導線Ｌｌｅ上に信号を供
給する。 さて、第５図を参考に本発明が仮想回路による搬送の場
合にも適用可能であることを説明しよう。 この場合、各セルのラベルは第２図のフォーマットに比
較して仮想回路番号ＣＶＬか含んでおらず、アドレスは
省略されている。容易に判断されるように、同図は第１
図と同様であり、以下に説明するものを除いて同一の構
成部分は同一の参照番号を使用した。 アドレス復号装置の代わりに仮想回路メモリｒａｃｙを
使用した。該メモリはバス［ｌＥの各周期にｔ＝号Ｌｉ
の作用下で読み収られ、こうして受けとられたセルの指
標Ｃｖをアドレスとして受け取り、該セルは信号ＩＩｅ
により方向（＝ｆけられるマルチプレクサｍａｙにより
伝送される０代わりに、セルを再伝送すべき場合は信号
ΔＳが供給され、セルが管理ユニットｕＧに割り当てら
れる場合は信号ａｄｌが供給され、これは第１図の復号
回路ｃｄａと全く同様である。 受け取られるセルの搬送に関しては動作は不変である。 一方、メモリ積ｃｖがアドレスとして役立つ指標でなく
（ＩＩ飾された仮想回路の指標Ｃｖ°を供給するので、
置換配線ＣＰ＾は存在しない。 最後に管理ユニットはリンクａｄｇ及び＋ａｑｖを介し
てメモリ１ＩｌｅＶにアクセスし、該メモリで書込及び
読取動作を実行する。こうして指標Ｃｖの容性に対応す
るロケーションにこれらの容性に対応する情報を書き込
むことができ、メモ１月ａｃｖは翻訳テーブルとして動
作する。 第６図は拡散、即ち複数の出力リンク上にセルを伝送さ
せるために、第１図又は第４図のデータス、イツチング
エレメントに含まれ得る付加的手段を示す、従来技術の
システムでは、復号回路又は制御メモリは導線へｓ上に
１つの信号を供給するのでなく複数の信号を供給すれば
よく、従ってアクセス＾Ｅはただ１つの出力ＦＩＦＯで
なく複数の出力ＦＩＦＯに記録され、対応する出力リン
クがこのアドレスに記録された全セルを受信するように
構成されている。これに対して本発明では、自由なアド
レスメモリ（ＰＩＦＯｆｕｌ）の存在が問題となる。実
際に、拡散ソースとして機能するバッファメモリのロケ
ーションは全指定リンク上にセルを送った後に初めて自
由になる。 第６図に示した方法は、ゲートｐａをデブロックするた
めに必要な信号ａｄＬによるＦＩＦＯｒａｌへの解放さ
れたアドレス＾Ｌの書込を条件付けるものである。 該信号は、本質的に出力リンク毎に１ビツトを記録する
ために設けられたバッファメモリＨＴのアドレスの各々
のメモリロケーシジンを有する拡散メモリＨＤから６１
成されるイ・１加装置により供給される。 データの１語はバッファメモリＭＴの同一アドレス＾Ｅ
にセルが書き込まれると同時に該拡散メモリＭＤの各ロ
ケーションに書き込まれる。アドレスマルチプレクサｕ
ｘｕに供給される信号Ｌｉは従って、メモリＭＤがアド
レス＾Ｅを受け取るように該アドレスマルチプレクサを
方向付ける。該信号Ｌｉの時間間隔において、信号ｓｐ
ｉ及びｅｃｒ（第１図の説明を参照）により制御される
ゲートｐｃｉは書込制御信号−を供給し、該信号はＯＲ
ゲデー−ｏｅｉに工り記ｊ！動作の実行をメモリに命令
する。アドレス＾Ｅにより表されるメモリのロケーショ
ンに書き込むべき情報は出力リンク毎に１ビットを含ん
でおり、該情報はアドレス復号回路ｃｄａ　（第１図）
が出力ＦＩＦＯに供給するアドレス八Ｓであり、出力リ
ンク毎に１ビットを含んでｊ３す、このビットの２進値
は入力セルを出力リンクに再伝送すべきであることを意
味する。拡散を目的とすべきセルの場合は当然のことで
あるが、情報式Ｓの複数のビットがこの特定の値を有す
る。この場合、入カマルチブレクサｍｘｄは、この情報
＾Ｓをメモリ８０の入力に供給するために適切な位置に
配置され、該情報は該メモリのアドレス＾Ｅに記録され
る。この動作はバッファメモリＭＴに受信及び記録され
るセルの各々で反復される。 各周期ｔｊにおいて、禁止された出力ＦＩＦＯが空であ
ることを示す信号ｆｖ１．．．．ｒｖｊ（省略してｆｖ
ｌ／ｊとする）を供給しない限り、従って、該ＦＩＦＯ
が再伝送すべきセルを含むバッファメモリのロケーショ
ンのアドレスＡＬを供給する限り、読取動作及び書込動
作は拡散メモリＨＤ内で連続的に実行される。 これらの２つの動作はアドレス＾して実施され、信号【
ｉの不在は、メモリＭＤのアドレス入力にこのアドレス
を供給するようにマルチプレクサｍｘａを方向付ける。 読取順序は信号ｔｊと信号ｌｅｅの不在とによりバリデ
ートされたデー１−ｐｌｊ（第３図参照）により２ノ・
えられる、読み収られた語はメモリＭＤによりマスク回
路＋ａ　ｄ　ｆに供給され、信号Ｌｊｌ〜Ｌｊｊ、及び
メモリに読み収られる語のビットを同−通１Ｍ順序で一
致させる。こうして、該当セルを註当出力リンクに再伝
送すべきであることを示していたビットはメモリ内から
抹消される。該ビットは該特定値の逆の値をとる。信号
１＋ｃの終わりにレジスタｒｌｌｄはマスクされた語を
受け取る。 次に再書込が実施される。再書込は信号ｆｖｌ／ｊ及び
信号１ｅｃｎによりパリデートされたデー１−　ｐ’″
ｃｊにより命令され、該信号はＯＲゲデー−ｏａｉによ
り書込順序を供給し、マルチプレクサｍｘｄをレジスタ
ｒ＋ａｄの出力に向かって方向付ける。 この間、回路ｒｄｚはレジスタｒｉｄの内容を分析する
。該レジスタに含まれる語の全ビットが該特定値の逆の
値を有するならば、即ちアドレス＾Ｌにより指定される
ロケーションに含まれるセルがもはや出力リンクに再伝
送されるべきでないならば、回路ｒｄｚはｆコ号ａｄＬ
を供給する。該信号はゲートｐａをデブロックし、解放
されたアドレスのＦＩＦＯｆａｌへのアドレスΔＬの書
込を可能にする。 自明のことであるが、以上の説明は非限定的な例示に過
ぎず、発明の範囲内で多数の変形が可能である。

【図面の簡単な説明】

第１図は本発明のスイッチングエレメントの一具体例の
全体の概略図、第２図はセルのフォーマツ１〜を示す説
明図、第３図は本発明のスイッチングエレメントで使用
されるタイムベースの種々の信号を示すタイミングチャ
ート、第４図は第１図の受信回路ＣＲＩの詳細図、第５
図は第１図のスイッチングエレメントの変形例の概略図
、第６図は本発明のスイッチングエレメントにより拡散
を可能とすべき場合に使用される（−ｆ別装置の概略図
である。 ｐｉ・・・・・・記録禁止回路、ＭＴ・・・・・・バッ
ファメモリ、ｃａｅ・・・・・・アドレスカウンタ、ｃ
ｉ・・・・・・インデクリング入力、ｒａｌ・・・・・
・アドレスメモリ、ｃｄａ・・・・・・アドレス復号回
路、ＥＣ・・・・・・ラベル、ＣＰ静・・・・アドレス
置換回路、ＣＶ・・・・・・仮想回路指凛、ＩＩＩＣＶ
・・・・・・仮想回路メモリ、ＨＤ・・・・・・拡散メ
モリ、ｍｄｒ・・・・・・消去手段、ｒｄｚ・・・・・
・セル解放手段。 ｆｃ埋入弁理±　ｉａ　　　山 武 ｈｂ ＦＩＧ、２ Ｆ［Ｇ、３ ヒヒ ＦＩＧ、６

Claims (12)

【特許請求の範囲】
1. （１）夫々入力リンクに連結され且つ該入力リンクによ
   り受け取られるセルを供給する受信回路と、夫々出力リ
   ンクに連結され且つ該出力リンクに再伝送されるセルを
   送出する送信回路と、受信回路により供給された受け取
   られたセルを記録し且つ送信回路に再伝送すべきセルを
   発生するバッファメモリと、記録用アドレスソース及び
   読取用アドレスソースを含むバッファメモリのアドレシ
   ング装置とを備える、一時的非同期多重化による伝送デ
   ータのスイッチングエレメントであつて、該スイッチン
   グエレメントが更に、少なくとも１個の受け取られたセ
   ルの内容に由来する信号又は受け取られたセルの不在に
   由来する信号により条件付けられ且つ禁止信号を供給す
   る記録禁止回路を備えており、該記録用アドレスソース
   がメモリのロケーションがバッファメモリ内に占有され
   ないように該禁止信号により影響される禁止装置を備え
   ていることを特徴とするスイッチングエレメント。
2. （２）該記録用アドレスソースがバッファメモリへのセ
   ルの記録に引き続いてカウンタを１ピッチ前進させるイ
   ンデクシング信号を受け取るインデクシング入力を備え
   るアドレスカウンタであり、該禁止信号が該インデクシ
   ング信号の伝送を阻止するように該禁止装置の手段によ
   り該入力に作用することを特徴とする請求項１に記載の
   スイッチングエレメント。
3. （３）該記録用アドレスソースが更に、既に再伝送され
   たセルにより解放されるバッファメモリのロケーション
   のアドレスを受け取り且つ少なくとも１つのアドレスを
   有するや否やアドレスカウンタの代わりにこれらのアド
   レスを供給する解放されたアドレスメモリを備えている
   ことを特徴とする請求項１又は２に記載のスイッチング
   エレメント。
4. （４）該アドレスメモリの読取制御回路が、アドレスの
   読取を阻止するべく該禁止信号の作用を受ける手段を含
   んでいることを特徴とする請求項３に記載のスイッチン
   グエレメント。
5. （５）アドレスメモリがＦＩＦＯメモリであることを特
   徴とする請求項４に記載のスイッチングエレメント。
6. （６）入力リンクの受信回路がセルの不在を認識する回
   路を備えており、該回路が該禁止信号を発生するべく記
   録禁止回路に伝送される信号を供給することを特徴とす
   る請求項１から５のいずれか一項に記載のスイッチング
   エレメント。
7. （７）バッファメモリに供給されるセルのラベルのアド
   レス部分を受け取るアドレス復号回路を備えており、該
   アドレス復号回路の出力が禁止信号を発生するべく記録
   禁止回路に伝送される再伝送すべきでないセルの存在下
   に信号を供給することを特徴とする請求項１から６のい
   ずれか一項に記載のスイッチングエレメント。
8. （８）再伝送すべきセルの各々が連続的に交差されるス
   イッチングエレメントで使用すべき複数のアドレスを含
   んでおり、アドレス復号回路が受け取ったセルの第１の
   アドレスを復号化し、復号化された出力アドレスを該読
   取アドレスソースに供給することを特徴とする請求項１
   から７のいずれか一項に記載のスイッチングエレメント
   。
9. （９）入力リンクから出力リンクへのセルの伝送配線が
   、セルに含まれる第２のアドレスを第１のアドレスの位
   置に再伝送するように移送するアドレス置換回路を含ん
   でいることを特徴とする請求項８に記載のスイッチング
   エレメント。
10. （１０）セルの各々が復号化された出力アドレスをアド
    レスソースに供給する仮想回路メモリに通じる仮想回路
    の指標を含んでいることを特徴とする請求項１から７の
    いずれか一項に記載のスイッチングエレメント。
11. （１１）該仮想回路メモリが、受け取られたセルに含ま
    れていたセルに置換する仮想回路の指標を供給すること
    を特徴とする請求項１０に記載のスイッチングエレメン
    ト。
12. （１２）複数の出力リンク上で受け取られるセルを再伝
    送（拡散）するように構成されており、更に、各出力リ
    ンクに対応するビットを記録するために設けられた、バ
    ッファメモリのロケーションの各々のメモリロケーショ
    ンを含む拡散メモリと、バッファメモリのメモリのロケ
    ーションに記録されたセルを対応するリンクに再伝送す
    べきとき、該ビットに特定の値を与えるための書込手段
    と、該当セルが対応するリンクに再伝送したとき、該ビ
    ットに逆の値を与えるための消去手段と、拡散メモリの
    該当ロケーションの全ビットが逆の値を有するときのみ
    、解放されたアドレスのメモリに該当セルのアドレスを
    書き込むための、セル解放手段とを備えていることを特
    徴とする請求項３から１１のいずれか一項に記載のスイ
    ッチングエレメント。