JPH0222755A - アドレス一致回路 - Google Patents
アドレス一致回路Info
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- JPH0222755A JPH0222755A JP17401988A JP17401988A JPH0222755A JP H0222755 A JPH0222755 A JP H0222755A JP 17401988 A JP17401988 A JP 17401988A JP 17401988 A JP17401988 A JP 17401988A JP H0222755 A JPH0222755 A JP H0222755A
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- JP
- Japan
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- address
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- circuit
- high level
- master device
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、プログラマブルコントローラ・コンピュー
タ等のシステムにおいてシステムバスに接続されている
装置上で、各装置のアドレスとシステムパス上のアドレ
スとの一致を検出するアドレス一致回路に関するもので
ある。
タ等のシステムにおいてシステムバスに接続されている
装置上で、各装置のアドレスとシステムパス上のアドレ
スとの一致を検出するアドレス一致回路に関するもので
ある。
１つのシステムバスに複数の装置を接続したコントロー
ラ、コンピュータ等のシステムは第３図に示す構成をと
るのが一般的である。第３図において、（１）はシステ
ムバス、（１）〜（ハ）はシステムバス（１）に接続さ
れているカード等の装置である。ここで、例えば（１）
は中央演算処理装置等によるマスタ装置、■υ〜（ハ）
はこのマスタ装置翰により制御されるスレーブ装置であ
り、各スレーブ装置Ｑυ〜（ハ）は２ポートメモリ（ホ
）〜に）を備えている。このようなシステムではマスタ
族＠（１）が、各スレーブ装置１２１）〜（ハ）の２ポ
ートメモリ（ハ）〜（ハ）に対してデータの読み書きを
行なう場合、マスタ装置（１）はいずれかのスレーブ装
置のアドレスをシステムバス（１） 上に出力し、各ス
レーブ装置？υ〜（ハ）では装置内のアドレス一致回路
にて自装置の設定アドレスとそれを比較し、一致がとれ
たスレーブ装置？υ、（イ）、に）あるいは（財）とマ
スタ装置（１）との間でデータの授受が可能となる。
ラ、コンピュータ等のシステムは第３図に示す構成をと
るのが一般的である。第３図において、（１）はシステ
ムバス、（１）〜（ハ）はシステムバス（１）に接続さ
れているカード等の装置である。ここで、例えば（１）
は中央演算処理装置等によるマスタ装置、■υ〜（ハ）
はこのマスタ装置翰により制御されるスレーブ装置であ
り、各スレーブ装置Ｑυ〜（ハ）は２ポートメモリ（ホ
）〜に）を備えている。このようなシステムではマスタ
族＠（１）が、各スレーブ装置１２１）〜（ハ）の２ポ
ートメモリ（ハ）〜（ハ）に対してデータの読み書きを
行なう場合、マスタ装置（１）はいずれかのスレーブ装
置のアドレスをシステムバス（１） 上に出力し、各ス
レーブ装置？υ〜（ハ）では装置内のアドレス一致回路
にて自装置の設定アドレスとそれを比較し、一致がとれ
たスレーブ装置？υ、（イ）、に）あるいは（財）とマ
スタ装置（１）との間でデータの授受が可能となる。
第５図は例えばインターフェース誌の１９８５年５月号
の特集「集中研究・マルチパスの基礎と設計」の第３章
「マルチパス・ボードの設計Ｊ（Ｐ２５７〜Ｐ２８４）
に示された従来のアドレス−数回路を示すブロック図で
ある。図において、（４Ａ） （４Ｂ）はそのスレーブ
装置のアドレスを設定するためのスイッチ、（５Ａ）
（５Ｂ）はシステムバス（１）上のアドレスの該当ビッ
トを前記スイッチ（４Ａ）（４Ｂ）によって設定された
それと比較する比較器、（７）は比較器（５Ａ） （５
Ｂ）の出力の論理積を取るアンド（ＡＮＤ）回路、（９
）はこのアンド回路（７）の出力に基づいた制御信号を
生成するコントロール回路である。
の特集「集中研究・マルチパスの基礎と設計」の第３章
「マルチパス・ボードの設計Ｊ（Ｐ２５７〜Ｐ２８４）
に示された従来のアドレス−数回路を示すブロック図で
ある。図において、（４Ａ） （４Ｂ）はそのスレーブ
装置のアドレスを設定するためのスイッチ、（５Ａ）
（５Ｂ）はシステムバス（１）上のアドレスの該当ビッ
トを前記スイッチ（４Ａ）（４Ｂ）によって設定された
それと比較する比較器、（７）は比較器（５Ａ） （５
Ｂ）の出力の論理積を取るアンド（ＡＮＤ）回路、（９
）はこのアンド回路（７）の出力に基づいた制御信号を
生成するコントロール回路である。
次に動作（こついて説明する。マスタ装置（１）が各ス
レーブ装置ぐυ〜＠の２ボートメモリ（ハ）〜（至）に
対してデータの読み書きを行なう場合は、前述の如く、
マスタ装置（１）はいずれかのスレーブ（Ｊｌ）（２）
翰あるいは（ハ）に対応するアドレスをシステムバス（
１）へ出力し、それが各スレーブＱＤ−（ハ）の比較器
（５Ａ）（５ｂ）へ人力される。このとき比較器（５Ａ
）（５Ｂ）は、スイッチ（４Ａ） （４Ｂ）によって与
えられる入力値（設定アドレス）とシステムバス（１）
側からの入力値（システムバス上のアドレス）の該当す
る全ビットをそれぞれ比較し、一致していればそれに対
応する信号を出力する。アンド回路（７）はこの信号が
両方の比較器（５Ａ）及び（５Ｂ）から出力されると、
アドレス一致信号をコントロール回路（９）へ出力する
。これにより、一致が検出されたスレーブ装置、例えば
スレーブ■◇のコントロール回路（９）は２ポートメモ
リ（ハ）の読み書きのための信号を生成し、マスタ装置
（１）はこのスレーブ装置Ｑ］）との間でデータのやり
とりが可能になる。
レーブ装置ぐυ〜＠の２ボートメモリ（ハ）〜（至）に
対してデータの読み書きを行なう場合は、前述の如く、
マスタ装置（１）はいずれかのスレーブ（Ｊｌ）（２）
翰あるいは（ハ）に対応するアドレスをシステムバス（
１）へ出力し、それが各スレーブＱＤ−（ハ）の比較器
（５Ａ）（５ｂ）へ人力される。このとき比較器（５Ａ
）（５Ｂ）は、スイッチ（４Ａ） （４Ｂ）によって与
えられる入力値（設定アドレス）とシステムバス（１）
側からの入力値（システムバス上のアドレス）の該当す
る全ビットをそれぞれ比較し、一致していればそれに対
応する信号を出力する。アンド回路（７）はこの信号が
両方の比較器（５Ａ）及び（５Ｂ）から出力されると、
アドレス一致信号をコントロール回路（９）へ出力する
。これにより、一致が検出されたスレーブ装置、例えば
スレーブ■◇のコントロール回路（９）は２ポートメモ
リ（ハ）の読み書きのための信号を生成し、マスタ装置
（１）はこのスレーブ装置Ｑ］）との間でデータのやり
とりが可能になる。
従来のアドレス−数回路は、以上のように構成されてい
るので一種類のアドレス設定しか出来ないため、マスタ
装置上のＣＰＵのアドレス空間の大きさがコントローラ
の動作中に変化し、各スレーブに割り当てるアドレスを
変更する必要が生じた場合、例えば８０２８６相当のＣ
ＰＵがリアルモードからプロテクトモードに移行する場
合には、それぞれ（こ対応するアドレスを設定すること
が出来ないという課題があった。
るので一種類のアドレス設定しか出来ないため、マスタ
装置上のＣＰＵのアドレス空間の大きさがコントローラ
の動作中に変化し、各スレーブに割り当てるアドレスを
変更する必要が生じた場合、例えば８０２８６相当のＣ
ＰＵがリアルモードからプロテクトモードに移行する場
合には、それぞれ（こ対応するアドレスを設定すること
が出来ないという課題があった。
この発明は上記のような課題を解消するためになされた
もので、設定アドレスをＣＰＵのアドレス空間の大きさ
に応じて変更することが可能なアドレス−数回路を得る
ことを目的とする。
もので、設定アドレスをＣＰＵのアドレス空間の大きさ
に応じて変更することが可能なアドレス−数回路を得る
ことを目的とする。
この発明に係るアドレス−数回路は、マスタ装置からの
出力アドレスの上位ビットの中で１１″が含まれている
ことを検出し、それに対応する信号を出力するための回
路と、その出力により状態の変化するフリップフロップ
と、フリップフロップ出力をアドレス一致信号生成のた
めの入力信号の一つとして用いる回路とを設けたもので
ある。
出力アドレスの上位ビットの中で１１″が含まれている
ことを検出し、それに対応する信号を出力するための回
路と、その出力により状態の変化するフリップフロップ
と、フリップフロップ出力をアドレス一致信号生成のた
めの入力信号の一つとして用いる回路とを設けたもので
ある。
この発明におけるアドレス−数回路は、初期状態ではフ
リップフロップの出力がＯであり、マスタ装置の出力ア
ドレスの上位ビットを除いた部分でアドレス一致信号を
生成するが、出力アドレスの上位ビット中に“１”が含
まれている際にフリップフロップの出力が反転し、出力
アドレスの全ビットによってアドレス一致信号を生成し
、コントロール回路へ送出する。
リップフロップの出力がＯであり、マスタ装置の出力ア
ドレスの上位ビットを除いた部分でアドレス一致信号を
生成するが、出力アドレスの上位ビット中に“１”が含
まれている際にフリップフロップの出力が反転し、出力
アドレスの全ビットによってアドレス一致信号を生成し
、コントロール回路へ送出する。
以下、この発明の一実施例を図について説明する。第１
図において、（１） （４ＡＸ４Ｂ）（５Ａ）（５Ｂ）
及び（９）は第５図に同一符号を付した従来のものと同
等であるため説明は省略する。また、（２）はシステム
バス（１）より送られるアドレスの上位ビット部に”１
”が含まれていることを検出する回路、（３）はこの検
出回路（２）からの出力により状態が変化するフリップ
フロップ、（６）はインバータ、（７ＡＸ７Ｂ）はアン
ド（ＡＮＤ）回路、（８）はオア回路、（１０はＮＯＲ
回路である。
図において、（１） （４ＡＸ４Ｂ）（５Ａ）（５Ｂ）
及び（９）は第５図に同一符号を付した従来のものと同
等であるため説明は省略する。また、（２）はシステム
バス（１）より送られるアドレスの上位ビット部に”１
”が含まれていることを検出する回路、（３）はこの検
出回路（２）からの出力により状態が変化するフリップ
フロップ、（６）はインバータ、（７ＡＸ７Ｂ）はアン
ド（ＡＮＤ）回路、（８）はオア回路、（１０はＮＯＲ
回路である。
次に動作について説明する。第２図は、第１図の検出回
路（２）、フリップフロップ（３）の部分の具体例を示
したものである。いま、初期化信号（ＣＬＲ）によって
フリップフロップ（３）がリセットされると、出力Ｑは
ロー（ＬＯＷ）、出力Ｑはハイ（ＨＩＧＨ）となり、ま
たアドレス（Ａ１７ ）〜（Ａ１４ ）のうちいずれか
のビットに”１“が出力されると、ビット検出回路（２
）すなわちＮＯＲ回路ＱＩの出力がローになり、フリッ
プフロップ（３）がセットされ、その出力Ｑがハイ、Ｑ
がローに変化する。
路（２）、フリップフロップ（３）の部分の具体例を示
したものである。いま、初期化信号（ＣＬＲ）によって
フリップフロップ（３）がリセットされると、出力Ｑは
ロー（ＬＯＷ）、出力Ｑはハイ（ＨＩＧＨ）となり、ま
たアドレス（Ａ１７ ）〜（Ａ１４ ）のうちいずれか
のビットに”１“が出力されると、ビット検出回路（２
）すなわちＮＯＲ回路ＱＩの出力がローになり、フリッ
プフロップ（３）がセットされ、その出力Ｑがハイ、Ｑ
がローに変化する。
よって初期化後には、アンド回路（７Ａ）の出力は必ず
ロー（こなり、アンド回路（７Ｂ）の出力は比較器（５
Ｂ）の出力がハイ（アドレス一致が取れた状態）ならば
ハイとなり、オア回路（８）の出力がハイとなってコン
トロール回路（９）へアドレス一致信号が送られる。つ
まり、アドレス（Ａ１７）〜（Ａ１４）に関係なくアド
レス一致信号が得られる。また、（Ａ１７）〜（Ａ１４
）のうちいずれかにビが出力されると、フリップフロ
ップ（３）の出力Ｑがハイ、Ｑがローになるため、アン
ド回路（７Ｂ）の出力は必ずロー アンド回路（７Ａ）
の出力は比較器（５Ａ）（５Ｂ）の出力が共にハイであ
ればハイとなり、コントロール回路（９）へアドレズ一
致信号が送られる。つまり、この場合には、（Ａ１７
）〜（Ａ１４）を含むアドレスが比較の対象となり、ア
トＬ／ス一致信号が得られることになる。
ロー（こなり、アンド回路（７Ｂ）の出力は比較器（５
Ｂ）の出力がハイ（アドレス一致が取れた状態）ならば
ハイとなり、オア回路（８）の出力がハイとなってコン
トロール回路（９）へアドレス一致信号が送られる。つ
まり、アドレス（Ａ１７）〜（Ａ１４）に関係なくアド
レス一致信号が得られる。また、（Ａ１７）〜（Ａ１４
）のうちいずれかにビが出力されると、フリップフロ
ップ（３）の出力Ｑがハイ、Ｑがローになるため、アン
ド回路（７Ｂ）の出力は必ずロー アンド回路（７Ａ）
の出力は比較器（５Ａ）（５Ｂ）の出力が共にハイであ
ればハイとなり、コントロール回路（９）へアドレズ一
致信号が送られる。つまり、この場合には、（Ａ１７
）〜（Ａ１４）を含むアドレスが比較の対象となり、ア
トＬ／ス一致信号が得られることになる。
いま、ＣＰＵが８０２８６相当のものであるとし、最初
リアルモードで動作しているとする。このときＣＰＵか
ら見たスレーブ装置のアドレスを第４図の領域（１）に
する必要があるならば、第１図のスイッチ（４Ｂ）でＸ
なるアドレスに対応する設定をすれば良い。このときス
イッチ（４Ａ）の設定に関係なくアドレス一致が取れる
ことになる。次にＣＰＵがプロテクトモードに移行し、
スレーブ装置のアドレスを第４図の領域０υにする必要
が生じる場合、あらかじめスイッチ（４Ａ）の設定をＹ
なるアドレスに対応するものにしておく （Ｙ←０）。
リアルモードで動作しているとする。このときＣＰＵか
ら見たスレーブ装置のアドレスを第４図の領域（１）に
する必要があるならば、第１図のスイッチ（４Ｂ）でＸ
なるアドレスに対応する設定をすれば良い。このときス
イッチ（４Ａ）の設定に関係なくアドレス一致が取れる
ことになる。次にＣＰＵがプロテクトモードに移行し、
スレーブ装置のアドレスを第４図の領域０υにする必要
が生じる場合、あらかじめスイッチ（４Ａ）の設定をＹ
なるアドレスに対応するものにしておく （Ｙ←０）。
こうすれば、ＣＰＵから１０００００ （Ｈ）より大き
なアドレスが出力された場合に、フリップフロップ（３
）の出力が反転し、前述した手順によってアドレスの上
位部分がアドレス比較の対象に加えられることになる。
なアドレスが出力された場合に、フリップフロップ（３
）の出力が反転し、前述した手順によってアドレスの上
位部分がアドレス比較の対象に加えられることになる。
なお、上記実施例では、アドレスの上位４ビツト中に”
１″が表れた場合にフリップフロップを反転させる回路
構成を取っているが、第１図のビット検出回路（２）の
内容を変更することにより、ＣＰＵの出力アドレスに応
じてフリップフロップを反転させれば、スイッチ（４Ａ
） （４Ｂ）の設定に応じた２通りのアドレスでアト１
７ス一致信号を得ることが可能になる。
１″が表れた場合にフリップフロップを反転させる回路
構成を取っているが、第１図のビット検出回路（２）の
内容を変更することにより、ＣＰＵの出力アドレスに応
じてフリップフロップを反転させれば、スイッチ（４Ａ
） （４Ｂ）の設定に応じた２通りのアドレスでアト１
７ス一致信号を得ることが可能になる。
また、上記実施例では、第３図に示す単独のマスタ装置
と複数のスレーブ装置により構成されるシステムへの適
用について説明したが、複数のマスタ装置が存在するシ
ステムに適用してもよく、上記実施例と同様の効果を奏
する。
と複数のスレーブ装置により構成されるシステムへの適
用について説明したが、複数のマスタ装置が存在するシ
ステムに適用してもよく、上記実施例と同様の効果を奏
する。
以上のように、この発明によれば各スレーブ装置のアド
レスを２通りに設定出来るように構成したので、スイッ
チの再設定やソフトウェアの変更を行なうことなく、Ｃ
ＰＵの動作モードに応じて設定アドレスの切り替えを行
なうことが可能となり、マスタ装置上のプログラムの変
更等に対する融通性が増し、システムバス空間の有効利
用が可能になるという効果がある。
レスを２通りに設定出来るように構成したので、スイッ
チの再設定やソフトウェアの変更を行なうことなく、Ｃ
ＰＵの動作モードに応じて設定アドレスの切り替えを行
なうことが可能となり、マスタ装置上のプログラムの変
更等に対する融通性が増し、システムバス空間の有効利
用が可能になるという効果がある。
第１図はこの発明の一実施例によるアドレス−致回路を
示すブロック図、第２図は第１図の一部の具体例を示す
ブロック図、第３図はこの発明を適用して有効なコント
ローラのブロック図、第４図はカードの設定アドレスの
変更を示す説明図、第５図は従来のアドレス一致回路を
示すブロック図である。 図において、（１）はシステムバス、（２）はビット検
出回路、（３）はフリップ・フロップ、（５Ａ） （５
Ｂ） ハ比較器、（７Ａ） （７Ｂ）はアンド回路、（
８）はオア回路、（１）はマスタ装置、Ｑυ〜（４）は
スレーブ装置。 なお、図中、同一符号は同一 または相当部分を示す。
示すブロック図、第２図は第１図の一部の具体例を示す
ブロック図、第３図はこの発明を適用して有効なコント
ローラのブロック図、第４図はカードの設定アドレスの
変更を示す説明図、第５図は従来のアドレス一致回路を
示すブロック図である。 図において、（１）はシステムバス、（２）はビット検
出回路、（３）はフリップ・フロップ、（５Ａ） （５
Ｂ） ハ比較器、（７Ａ） （７Ｂ）はアンド回路、（
８）はオア回路、（１）はマスタ装置、Ｑυ〜（４）は
スレーブ装置。 なお、図中、同一符号は同一 または相当部分を示す。
Claims (1)
- システムバスに少なくとも１つのマスタ装置と複数のス
レーブ装置が接続されたシステムの前記各スレーブ装置
上で、当該スレーブ装置の設定アドレスと前記マスタ装
置が前記システムバスに送出したシステムバス上のアド
レスとの一致検出を行なうアドレス一致回路において、
前記マスタ装置の送出したアドレス中の上位ビット部に
“１”が含まれていることを検出し、それにより状態の
変化するフリップフロップの出力をアドレス一致検出時
の条件の一部として使用することを特徴とするアドレス
一致回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17401988A JPH0222755A (ja) | 1988-07-12 | 1988-07-12 | アドレス一致回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17401988A JPH0222755A (ja) | 1988-07-12 | 1988-07-12 | アドレス一致回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0222755A true JPH0222755A (ja) | 1990-01-25 |
Family
ID=15971220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17401988A Pending JPH0222755A (ja) | 1988-07-12 | 1988-07-12 | アドレス一致回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0222755A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7883734B2 (en) | 2002-10-28 | 2011-02-08 | Kao Corporation | Method of removing caffeine from caffeine-containing catechin compound composition |
| US10479855B2 (en) | 2015-06-02 | 2019-11-19 | Mitsubishi Chemical Corporation | (Meth)acrylic copolymer, adhesive composition and adhesive sheet containing same, and coating material and coated product using same |
-
1988
- 1988-07-12 JP JP17401988A patent/JPH0222755A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7883734B2 (en) | 2002-10-28 | 2011-02-08 | Kao Corporation | Method of removing caffeine from caffeine-containing catechin compound composition |
| US8574655B2 (en) | 2002-10-28 | 2013-11-05 | Kao Corporation | Packaged beverage with caffeine-containing catechin composition |
| US9198946B2 (en) | 2002-10-28 | 2015-12-01 | Kao Corporation | Green tea extract |
| US10479855B2 (en) | 2015-06-02 | 2019-11-19 | Mitsubishi Chemical Corporation | (Meth)acrylic copolymer, adhesive composition and adhesive sheet containing same, and coating material and coated product using same |
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