JPS61219165A - 相補型半導体集積回路装置の製造方法 - Google Patents
相補型半導体集積回路装置の製造方法Info
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- JPS61219165A JPS61219165A JP60059966A JP5996685A JPS61219165A JP S61219165 A JPS61219165 A JP S61219165A JP 60059966 A JP60059966 A JP 60059966A JP 5996685 A JP5996685 A JP 5996685A JP S61219165 A JPS61219165 A JP S61219165A
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- Japan
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- type semiconductor
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- semiconductor layer
- forming
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型半導体集積回路装置の製造方法に関する
ものである。
ものである。
近年、半導体集積回路装置は著しい発展を遂げているが
、なかでも相補型半導体集積回路装置似下、０ＭＯ８−
ＩＣという。）は、その低消費電力。
、なかでも相補型半導体集積回路装置似下、０ＭＯ８−
ＩＣという。）は、その低消費電力。
微細縮少化のために、新たな問題点が生じてきた。
ｒ発明づ；解決！−よう２すＡ間顧点］ここで第２図を
用いて、従来方法によるＣＭＯＳ −ＩＣのコンタクト
ホール開孔時の問題点を述べる。
用いて、従来方法によるＣＭＯＳ −ＩＣのコンタクト
ホール開孔時の問題点を述べる。
第２図は、Ｐ型半導体基板１の一生表面にＮ産生をマス
ク材にして、絶縁膜６に外部配線金属と接続するための
コンタクトホール８を開孔した状態を示す断面図である
。
ク材にして、絶縁膜６に外部配線金属と接続するための
コンタクトホール８を開孔した状態を示す断面図である
。
通常、このコンタクトホール８の形成工程は、Ｎ型＋為
ぷＱト ａ ａ、 ３ｂおよびＰ型＋
−１４休ｐｉ、 ４ ａ 、 ４ ｂ
に対し同時に行なわれるため、例えば、通常のＮ型半導
体層の接合部リーク電流低減のためのコンタクトホール
開孔部からのリン拡散等の手段は、Ｐ型半導体層中にＰ
Ｎ接合が形成されてしまりために行えない。逆ＩｃＰ型
半導体層に対して同様な手段をとる、と、Ｎｆｉ半導体
層中にＰＮ接合が形成され、そのため接合部リーク電流
の低減が非常に困難となっていた。
ぷＱト ａ ａ、 ３ｂおよびＰ型＋
−１４休ｐｉ、 ４ ａ 、 ４ ｂ
に対し同時に行なわれるため、例えば、通常のＮ型半導
体層の接合部リーク電流低減のためのコンタクトホール
開孔部からのリン拡散等の手段は、Ｐ型半導体層中にＰ
Ｎ接合が形成されてしまりために行えない。逆ＩｃＰ型
半導体層に対して同様な手段をとる、と、Ｎｆｉ半導体
層中にＰＮ接合が形成され、そのため接合部リーク電流
の低減が非常に困難となっていた。
本発明の目的は、上記問題点を解消し、Ｐ警手導体層と
もに接合部リーク電流の低減を図った高信頼性の０ＭＯ
８−ＩＣの製造方法を提供することにある。
もに接合部リーク電流の低減を図った高信頼性の０ＭＯ
８−ＩＣの製造方法を提供することにある。
次に本発明の実施例を図面を用いて説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの主要工程における０ＭＯ８−ＩＣの断面図である０ まず、第１図（ａ）に示すように、Ｐ型半導体基板１１
の一主面にＮ型ウェル１２を形成し、それらの表面にＭ
ＯＳトランジスタのソース、ドレイン領域としてのＰｆ
ｉ牛導坏基板１１にＮ型半導体層１３ａ、１３ｂ、Ｎ型
ウェル１２にＰ型子導体層１４ａ、１４Ｆ）を設け、絶
縁膜１６を形成し、フォトレジスト膜１７を被着した後
、これをパターニングしＮ凰半導体層１３ａ、１３ｂと
外部配線用金属を接続するコンタクトホール１８を開孔
する。この時、Ｐ型半導体層１４ａ、１４ｂは絶縁膜１
６に覆われたままである。
めの主要工程における０ＭＯ８−ＩＣの断面図である０ まず、第１図（ａ）に示すように、Ｐ型半導体基板１１
の一主面にＮ型ウェル１２を形成し、それらの表面にＭ
ＯＳトランジスタのソース、ドレイン領域としてのＰｆ
ｉ牛導坏基板１１にＮ型半導体層１３ａ、１３ｂ、Ｎ型
ウェル１２にＰ型子導体層１４ａ、１４Ｆ）を設け、絶
縁膜１６を形成し、フォトレジスト膜１７を被着した後
、これをパターニングしＮ凰半導体層１３ａ、１３ｂと
外部配線用金属を接続するコンタクトホール１８を開孔
する。この時、Ｐ型半導体層１４ａ、１４ｂは絶縁膜１
６に覆われたままである。
次に第１図の）に示すように、フォトレジスト膜１７を
除去し、絶縁膜１６上にコンタクトホール１８が形成さ
れた状態で、多結晶シリコン膜１９ｔ−１０００Ａ 〜
２ＱＯＯＡ＋Ｃ）ＭＪ！厚−１？ｃＶＤ成長させる。
除去し、絶縁膜１６上にコンタクトホール１８が形成さ
れた状態で、多結晶シリコン膜１９ｔ−１０００Ａ 〜
２ＱＯＯＡ＋Ｃ）ＭＪ！厚−１？ｃＶＤ成長させる。
次に第１図（Ｃ）に示すように、この多結晶シリコン膜
１９とコンタクトホール１８を通して自己整合的にリン
拡散を行い、Ｎ型半導体層１３ａ、１３ｂと外部配線金
属との接続部下に、深いＮ型半導体領域２０ａ、２０ｂ
を形成する０これで、外部配線金属に基板方向へのスパ
イクが生じても、深いＮ型半導体領域２０ａ、２０ｂが
存在するため、金属とＰＮ接合部が短絡する可能性が殆
んど無くなる。また、多結晶シリコン膜１９が７（リア
となり、絶縁膜１６のエツチング工程での膜厚が薄くな
る膜ベジの心配は無用のものとなる。また、基板１１の
裏面からもリン拡散が行なわれるため、デバイスプロセ
ス中に基板１１に拡散する重金属不純物のゲッタリング
シンク２１を形成でき、高歩留りをもたらす。しかも、
Ｐ型半導体層１４ａ。
１９とコンタクトホール１８を通して自己整合的にリン
拡散を行い、Ｎ型半導体層１３ａ、１３ｂと外部配線金
属との接続部下に、深いＮ型半導体領域２０ａ、２０ｂ
を形成する０これで、外部配線金属に基板方向へのスパ
イクが生じても、深いＮ型半導体領域２０ａ、２０ｂが
存在するため、金属とＰＮ接合部が短絡する可能性が殆
んど無くなる。また、多結晶シリコン膜１９が７（リア
となり、絶縁膜１６のエツチング工程での膜厚が薄くな
る膜ベジの心配は無用のものとなる。また、基板１１の
裏面からもリン拡散が行なわれるため、デバイスプロセ
ス中に基板１１に拡散する重金属不純物のゲッタリング
シンク２１を形成でき、高歩留りをもたらす。しかも、
Ｐ型半導体層１４ａ。
１４ｂには、従来問題となっていたＮ型導電屋を生起す
る不純物は、絶縁膜１６がるるために導入されない。
る不純物は、絶縁膜１６がるるために導入されない。
次に第１図＠）に示すように、再度フォトレジスト膜２
２を被着し、これをパターニングし、開孔部の段差をゆ
るくするために多結晶シリコン膜１９をコンタクト寸法
よジわずかに大きくエツチングして除き、Ｐ警手４体層
１４ａ、１４ｂに達するコンタクトホール２３ｔ−開孔
する。
２を被着し、これをパターニングし、開孔部の段差をゆ
るくするために多結晶シリコン膜１９をコンタクト寸法
よジわずかに大きくエツチングして除き、Ｐ警手４体層
１４ａ、１４ｂに達するコンタクトホール２３ｔ−開孔
する。
次に第１図（ｅ）に示すように、この状態で７オトレジ
スト膜２２をマスク材にして、イオン注入法によｌ”型
不純物を自己整合的に導入した後、フォトレジスト＠２
２を除去し、高温熱処理法にエフコンタクトホール２３
エク導入した不純物を活性化せしめ、Ｐ型半導体層１４
ａ、１４ｂと外部配線金属との接続下に、深いＰ型半導
体領域２４ａ。
スト膜２２をマスク材にして、イオン注入法によｌ”型
不純物を自己整合的に導入した後、フォトレジスト＠２
２を除去し、高温熱処理法にエフコンタクトホール２３
エク導入した不純物を活性化せしめ、Ｐ型半導体層１４
ａ、１４ｂと外部配線金属との接続下に、深いＰ型半導
体領域２４ａ。
２４ｂを形成する。この場合、Ｐｇｌ不純物とじてはボ
ロ／が望ましい。
ロ／が望ましい。
次に、外部配線金属を被着し、パターニングすれば、０
ＭＯ８−ＩＣが得られる。
ＭＯ８−ＩＣが得られる。
以上のように、本実施例によれば、Ｎｆｉ半導体層１３
ａ、１３ｂからＮ型半導体基板１１へのリーク電流及び
Ｐ凰半導体層１４ａ、１４ｂからＮ凰つェル１２へのリ
ーク電流をともに低減できる。
ａ、１３ｂからＮ型半導体基板１１へのリーク電流及び
Ｐ凰半導体層１４ａ、１４ｂからＮ凰つェル１２へのリ
ーク電流をともに低減できる。
なお、本実施例はＰ型基板にＮ型ウェルを形成したが、
Ｎｆｉ基板にＰ型ウェルを形成した場合も本発明が適用
されることは言うまでもない。
Ｎｆｉ基板にＰ型ウェルを形成した場合も本発明が適用
されることは言うまでもない。
以上、詳細説明したと２９、本発明に従えば、Ｎ型半導
体層とＰ型半導体層のコンタクトホールを別々に開孔し
、接合部リーク電流低減のための不純物拡散を、他の導
電酸を有する半導体層に何ら影響を及ぼすことな〈実施
でき、信頼性の高い相補型半導体集積回路装置が得られ
る。
体層とＰ型半導体層のコンタクトホールを別々に開孔し
、接合部リーク電流低減のための不純物拡散を、他の導
電酸を有する半導体層に何ら影響を及ぼすことな〈実施
でき、信頼性の高い相補型半導体集積回路装置が得られ
る。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの主要工程における工程断面図、第２図は一従来例の
コンタクトホール開孔工程を示す工程断面図である。 １１・・・・・・Ｐ型半導体基板、１２・・・・・・Ｎ
型ウェル、１３ ａ、１３ ｂ、２０ ａ、２０ ｂ−
−−−−−Ｎｍ半導体層、１４ａ、１４ｂ、２４ａ、２
４ｂ・−−−−−Ｐｑ半導体層、１５・・・・・・ゲー
ト電極、工６・・・・・・絶縁膜、１７．２２・・・・
・・フォトレジスト膜、１８，２３・・・・・・コンタ
クトホール、１９・・・・・・多結晶シリコン膜、２１
・・・・・・ゲッタリングシンク。 ＄ ｌ ダ 箒 ２１！Ｉ
めの主要工程における工程断面図、第２図は一従来例の
コンタクトホール開孔工程を示す工程断面図である。 １１・・・・・・Ｐ型半導体基板、１２・・・・・・Ｎ
型ウェル、１３ ａ、１３ ｂ、２０ ａ、２０ ｂ−
−−−−−Ｎｍ半導体層、１４ａ、１４ｂ、２４ａ、２
４ｂ・−−−−−Ｐｑ半導体層、１５・・・・・・ゲー
ト電極、工６・・・・・・絶縁膜、１７．２２・・・・
・・フォトレジスト膜、１８，２３・・・・・・コンタ
クトホール、１９・・・・・・多結晶シリコン膜、２１
・・・・・・ゲッタリングシンク。 ＄ ｌ ダ 箒 ２１！Ｉ
Claims (1)
- 一導電型の半導体基板の一主面の一部に反対導電型のウ
ェル領域を形成する工程と、該ウェル領域外の前記半導
体基板の一主面に第１のＭＩＳトランジスタのソース・
ドレイン領域としての反対導電型の第１の半導体層を形
成する工程と、前記ウェル領域内に第２のＭＩＳトラン
ジスタのソース・ドレイン領域としての一導電型の第２
の半導体層を形成する工程と、該半導体基板表面に絶縁
膜を形成する工程と、該絶縁膜に前記第１の半導体層と
外部配線金属とを接続するための第１のコンタクトホー
ルを開孔し、全面に多結晶シリコン膜を形成した後前記
第１のコンタクトホールを通して反対導電型の不純物原
子を導入し前記第１の半導体層の深さより深さの深い反
対導電型の第３の半導体層を形成する工程と、前記絶縁
膜に前記第２の半導体層と外部配線とを接続するための
第２のコンタクトホールを開孔し該第２のコンタクトホ
ールを通して一導電型の不純物原子を導入し前記第２の
半導体層の深さよりも深さの深い一導電型の第４の半導
体層を形成する工程とを含むことを特徴とする相補型半
導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60059966A JPS61219165A (ja) | 1985-03-25 | 1985-03-25 | 相補型半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60059966A JPS61219165A (ja) | 1985-03-25 | 1985-03-25 | 相補型半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61219165A true JPS61219165A (ja) | 1986-09-29 |
Family
ID=13128416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60059966A Pending JPS61219165A (ja) | 1985-03-25 | 1985-03-25 | 相補型半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61219165A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191468A (ja) * | 1988-01-27 | 1989-08-01 | Nec Corp | Ｃｍｏｓ型半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5886760A (ja) * | 1981-11-19 | 1983-05-24 | Nec Corp | 半導体装置の製造方法 |
| JPS58213442A (ja) * | 1982-06-04 | 1983-12-12 | Nec Corp | 半導体集積回路装置の製造方法 |
-
1985
- 1985-03-25 JP JP60059966A patent/JPS61219165A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5886760A (ja) * | 1981-11-19 | 1983-05-24 | Nec Corp | 半導体装置の製造方法 |
| JPS58213442A (ja) * | 1982-06-04 | 1983-12-12 | Nec Corp | 半導体集積回路装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191468A (ja) * | 1988-01-27 | 1989-08-01 | Nec Corp | Ｃｍｏｓ型半導体装置の製造方法 |
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