JPH0529558A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0529558A JPH0529558A JP3182783A JP18278391A JPH0529558A JP H0529558 A JPH0529558 A JP H0529558A JP 3182783 A JP3182783 A JP 3182783A JP 18278391 A JP18278391 A JP 18278391A JP H0529558 A JPH0529558 A JP H0529558A
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Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【構成】Ｐ型シリコン基板１に溝４−１，４−２を設
け、側面に熱酸化膜５を設け、底面にコンタクト用の高
濃度不純物層６，１０を設ける。溝４−１，４−２を第
１のタングステン膜７，第２のタングステン膜１１で埋
める。このようにして、溝を高融点金属膜で埋めて基板
コンタクトをとることができる。 【効果】素子分離領域とコンタクト領域とを別々に設け
なくてよいので半導体装置の集積度が向上する。
け、側面に熱酸化膜５を設け、底面にコンタクト用の高
濃度不純物層６，１０を設ける。溝４−１，４−２を第
１のタングステン膜７，第２のタングステン膜１１で埋
める。このようにして、溝を高融点金属膜で埋めて基板
コンタクトをとることができる。 【効果】素子分離領域とコンタクト領域とを別々に設け
なくてよいので半導体装置の集積度が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】図１１は、従来技術によるＣＭＯＳ集積
回路の平面図である。また、図１１のＸ−Ｘ線断面図を
図１３（ｂ）に示す。
回路の平面図である。また、図１１のＸ−Ｘ線断面図を
図１３（ｂ）に示す。
【０００３】この従来例についてその製造工程に沿って
説明する。まず、図１２（ａ）に示すように、Ｐ型シリ
コン基板１にＮウェル２を形成した後、熱酸化膜３を形
成した後、ＣＶＤ法により窒化シリコン膜２０を選択的
に形成する。
説明する。まず、図１２（ａ）に示すように、Ｐ型シリ
コン基板１にＮウェル２を形成した後、熱酸化膜３を形
成した後、ＣＶＤ法により窒化シリコン膜２０を選択的
に形成する。
【０００４】次に、図１２（ｂ）に示すように、熱酸化
によりフィールド酸化膜２３を形成して素子領域を区画
する。窒化シリコン膜２０がある部分以外に選択的にフ
ィールド酸化膜２３が形成される。
によりフィールド酸化膜２３を形成して素子領域を区画
する。窒化シリコン膜２０がある部分以外に選択的にフ
ィールド酸化膜２３が形成される。
【０００５】次に図１２（ｃ）に示すように、窒化シリ
コン膜２０を除去し、その下部の熱酸化膜３も除去して
から、ゲート酸化膜１６を形成し、ゲート電極１７−１
を形成する。次に、ホトレジスト膜などのマスクを使用
してボロンを選択的にイオン注入してソース領域１８−
１，ドレイン領域１９−１およびＰ型の高濃度不純物層
（図１１の２２）を形成し、さらに別のホトレジスト膜
をマスクとしてヒ素を選択的に注入してソース領域（図
１１の１８−２），ドレイン領域（図１１の１９−
２）、Ｎ型の高濃度不純物層２１を形成する。次に、層
間膜２４を形成する。
コン膜２０を除去し、その下部の熱酸化膜３も除去して
から、ゲート酸化膜１６を形成し、ゲート電極１７−１
を形成する。次に、ホトレジスト膜などのマスクを使用
してボロンを選択的にイオン注入してソース領域１８−
１，ドレイン領域１９−１およびＰ型の高濃度不純物層
（図１１の２２）を形成し、さらに別のホトレジスト膜
をマスクとしてヒ素を選択的に注入してソース領域（図
１１の１８−２），ドレイン領域（図１１の１９−
２）、Ｎ型の高濃度不純物層２１を形成する。次に、層
間膜２４を形成する。
【０００６】Ｎ型の高濃度不純物層２１はＮウェル２を
電源端（ＶＤＤ）に接続するためにあり、Ｐ型の高濃度
不純物層２２はＰ型シリコン基板を接地端（ＧＮＤ）に
接続するためにある。
電源端（ＶＤＤ）に接続するためにあり、Ｐ型の高濃度
不純物層２２はＰ型シリコン基板を接地端（ＧＮＤ）に
接続するためにある。
【０００７】
【発明が解決しようとする課題】以上説明したように、
従来の半導体装置においては素子分離領域（フィールド
酸化膜）と半導体基板の所定部分（半導体基板自体やウ
ェル）に固定電位（電源電圧や接地電位）を印加するた
めの高濃度不純物拡散層が別々に設けられているので、
集積度向上の障害となるという問題点があった。
従来の半導体装置においては素子分離領域（フィールド
酸化膜）と半導体基板の所定部分（半導体基板自体やウ
ェル）に固定電位（電源電圧や接地電位）を印加するた
めの高濃度不純物拡散層が別々に設けられているので、
集積度向上の障害となるという問題点があった。
【０００８】このような問題点はＣＭＯＳ集積回路にお
いて特に顕著である。
いて特に顕著である。
【０００９】（１）電源電圧が供給されるＮ型の高濃度
不純物拡散層２１と接地電位が供給されるＰ型の高濃度
不純物拡散層２２との間に存在する寄生素子によるラッ
チアップが起り難くするため、これらの高濃度不純物拡
散層と隣接する素子領域との間の距離を大きくとる必要
があり、面積の増大をまねく。
不純物拡散層２１と接地電位が供給されるＰ型の高濃度
不純物拡散層２２との間に存在する寄生素子によるラッ
チアップが起り難くするため、これらの高濃度不純物拡
散層と隣接する素子領域との間の距離を大きくとる必要
があり、面積の増大をまねく。
【００１０】（２）高濃度不純物拡散層２１とソース領
域１８−１は注入するイオンが異なるためそれぞれイオ
ン注入時のマスクを変える必要があり、２１と１８−１
の間隔を目合せずれなどを考慮して十分に広くとる必要
があり、面積の増大をまねく。
域１８−１は注入するイオンが異なるためそれぞれイオ
ン注入時のマスクを変える必要があり、２１と１８−１
の間隔を目合せずれなどを考慮して十分に広くとる必要
があり、面積の増大をまねく。
【００１１】（３）高濃度不純物拡散層２１と２２をそ
れぞれ電源端と接地端に接続するために配線および多数
のコンタクトが必要であり、この配線およびコンタクト
は信号用の配線の妨げになるため面積の増大をまねく。
れぞれ電源端と接地端に接続するために配線および多数
のコンタクトが必要であり、この配線およびコンタクト
は信号用の配線の妨げになるため面積の増大をまねく。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の表面から内部へ向けて設けられた溝、前記
溝の側面に設けられた絶縁膜および前記溝の底面で前記
半導体基板に接触する高融点金属膜からなる素子分離領
域を有し、前記高融点金属膜は固定電位供給端に接続さ
れているというものである。
半導体基板の表面から内部へ向けて設けられた溝、前記
溝の側面に設けられた絶縁膜および前記溝の底面で前記
半導体基板に接触する高融点金属膜からなる素子分離領
域を有し、前記高融点金属膜は固定電位供給端に接続さ
れているというものである。
【００１３】また、本発明の半導体装置の製造方法は、
半導体基板の所定部に表面から内部へ向けて溝を設け、
前記溝の側面に絶縁膜を形成し、前記溝の底面にその部
分の前記半導体基板と同一導電型の高濃度不純物を形成
し、前記溝内部に高融点金属膜を形成して素子分離領域
を設ける工程と、前記素子分離領域で区画された素子領
域に半導体素子を形成する工程と、前記高融点金属膜を
固定電供給端に接続する工程とを有するというものであ
る。
半導体基板の所定部に表面から内部へ向けて溝を設け、
前記溝の側面に絶縁膜を形成し、前記溝の底面にその部
分の前記半導体基板と同一導電型の高濃度不純物を形成
し、前記溝内部に高融点金属膜を形成して素子分離領域
を設ける工程と、前記素子分離領域で区画された素子領
域に半導体素子を形成する工程と、前記高融点金属膜を
固定電供給端に接続する工程とを有するというものであ
る。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１は本発明の半導体装置の第１の実施例
を示す半導体チップの平面図、図２は図１のＸ−Ｘ線断
面図である。
を示す半導体チップの平面図、図２は図１のＸ−Ｘ線断
面図である。
【００１６】この実施例はＣＭＯＳ半導体装置に本発明
を適用したものである。Ｐ型シリコン基板１にＮウェル
２を設け、Ｎウェル２にｐＭＯＳトランジスタを、Ｎウ
ェル２を設けていない部分にｎＭＯＳトランジスタを設
けてある。
を適用したものである。Ｐ型シリコン基板１にＮウェル
２を設け、Ｎウェル２にｐＭＯＳトランジスタを、Ｎウ
ェル２を設けていない部分にｎＭＯＳトランジスタを設
けてある。
【００１７】Ｎウェル２に溝４−１，Ｐ型Ｓｉ基板１に
溝４−２を設け、溝４−１の側面に熱酸化膜５を設け、
溝４−１の底面にＮ型の高濃度不純物拡散層６を設け、
溝内部に第１のタングステン膜７（高濃度不純物拡散層
６とオーム接触している。）を設けてｐＭＯＳトランジ
スタの素子分離領域とする。同様に、溝４−２の側面お
よび底面にそれぞれ熱酸化膜９およびＰ型の高濃度不純
物拡散層１０を設け、溝内部に第２のタングステン膜１
１（高濃度不純物拡散層１０とオーム接触している。）
を設けてｎＭＯＳトランジスタの素子分離領域とする。
溝４−２を設け、溝４−１の側面に熱酸化膜５を設け、
溝４−１の底面にＮ型の高濃度不純物拡散層６を設け、
溝内部に第１のタングステン膜７（高濃度不純物拡散層
６とオーム接触している。）を設けてｐＭＯＳトランジ
スタの素子分離領域とする。同様に、溝４−２の側面お
よび底面にそれぞれ熱酸化膜９およびＰ型の高濃度不純
物拡散層１０を設け、溝内部に第２のタングステン膜１
１（高濃度不純物拡散層１０とオーム接触している。）
を設けてｎＭＯＳトランジスタの素子分離領域とする。
【００１８】第２のタングステン膜１１は溝４−２とそ
の近傍から、溝４−１とその近傍にかけて設けられてい
るが、溝４−１部では第１のタングステン膜との間に酸
化シリコン膜８が設けられている。溝４−２とその近傍
には、酸化シリコン膜１２を介して第３のタングステン
膜１４が設けられている。第１のタングステン膜と第３
のタングステン膜１４はコンタクト穴１３−３で接続さ
れ、さらに、図示しない上層のアルミニウム系配線層に
接続され電源電圧端に接続される。又、第２のタングス
テン膜は同様に図示しない適当な配線層に接続され接地
端に接続される。
の近傍から、溝４−１とその近傍にかけて設けられてい
るが、溝４−１部では第１のタングステン膜との間に酸
化シリコン膜８が設けられている。溝４−２とその近傍
には、酸化シリコン膜１２を介して第３のタングステン
膜１４が設けられている。第１のタングステン膜と第３
のタングステン膜１４はコンタクト穴１３−３で接続さ
れ、さらに、図示しない上層のアルミニウム系配線層に
接続され電源電圧端に接続される。又、第２のタングス
テン膜は同様に図示しない適当な配線層に接続され接地
端に接続される。
【００１９】なお、１３−１はＭＯＳトランジスタのソ
ース・ドレイン領域と適当な配線層とをつなぐコンタク
ト穴、１３−２はＭＯＳトランジスタのゲート電極と適
当な配線層とをつなぐコンタクト穴である。又、第１〜
第３のタングステン膜はタングステン以外の高融点金属
で形成してもよい。
ース・ドレイン領域と適当な配線層とをつなぐコンタク
ト穴、１３−２はＭＯＳトランジスタのゲート電極と適
当な配線層とをつなぐコンタクト穴である。又、第１〜
第３のタングステン膜はタングステン以外の高融点金属
で形成してもよい。
【００２０】次に、本発明半導体装置の製造方法の第１
の実施例について説明する。
の実施例について説明する。
【００２１】まず、図３（ａ）に示すように、Ｐ型シリ
コン基板１の表面を９５０℃で酸化し、厚さ５０ｎｍの
図示しない熱酸化膜を形成した後、ホトレジスト膜をマ
スクとしてリンを選択的にイオン注入した後、熱処理で
押し込み深さ５μｍほどのＮウェル２を形成した後、厚
さ５００ｎｍの熱酸化膜３を形成する。次に、図３
（ｂ）に示すように、ホトレジスト膜をマスクとして熱
酸化膜３およびＰ型シリコン基板１を異方性ドライエッ
チングにより選択的に除去し、溝４−１を形成し、ｐＭ
ＯＳトランジスタ領域を区画する。この溝４−１の深さ
は、Ｎウェル２よりも浅くし、後に形成するソース領
域，ドレイン領域の接合深さよりも０．５μｍ以上深く
する。ここでは、溝４−１の深さは３μｍで、幅は１μ
ｍである。
コン基板１の表面を９５０℃で酸化し、厚さ５０ｎｍの
図示しない熱酸化膜を形成した後、ホトレジスト膜をマ
スクとしてリンを選択的にイオン注入した後、熱処理で
押し込み深さ５μｍほどのＮウェル２を形成した後、厚
さ５００ｎｍの熱酸化膜３を形成する。次に、図３
（ｂ）に示すように、ホトレジスト膜をマスクとして熱
酸化膜３およびＰ型シリコン基板１を異方性ドライエッ
チングにより選択的に除去し、溝４−１を形成し、ｐＭ
ＯＳトランジスタ領域を区画する。この溝４−１の深さ
は、Ｎウェル２よりも浅くし、後に形成するソース領
域，ドレイン領域の接合深さよりも０．５μｍ以上深く
する。ここでは、溝４−１の深さは３μｍで、幅は１μ
ｍである。
【００２２】次に、９００℃で溝４−１の中のシリコン
を酸化し、図３（ｂ）に示すように、厚さ２５ｎｍの熱
酸化膜５を形成する。次に、ヒ素を７０ｋｅＶ，５×１
０15ｃｍ-2の条件で垂直にイオン注入した後、窒素中で
９５０℃，３０分の熱処理をしてＮ型高濃度不純物層６
を形成する。
を酸化し、図３（ｂ）に示すように、厚さ２５ｎｍの熱
酸化膜５を形成する。次に、ヒ素を７０ｋｅＶ，５×１
０15ｃｍ-2の条件で垂直にイオン注入した後、窒素中で
９５０℃，３０分の熱処理をしてＮ型高濃度不純物層６
を形成する。
【００２３】次に、異方性ドライエッチングにより、図
４（ａ）に示すように、溝４−１の底面の酸化膜のみを
除去した後、ＣＶＤ法により第１のタングステ膜７を厚
さ２００ｎｍ成長する。
４（ａ）に示すように、溝４−１の底面の酸化膜のみを
除去した後、ＣＶＤ法により第１のタングステ膜７を厚
さ２００ｎｍ成長する。
【００２４】次に、図４（ｂ）に示すように、ホトレジ
スト膜をマスクとして第１のタングステン膜７を溝内部
およびその周辺部に残してドライエッチングする。次
に、ＣＶＤ法により酸化シリコン膜８を厚さ１００ｎｍ
成長する。
スト膜をマスクとして第１のタングステン膜７を溝内部
およびその周辺部に残してドライエッチングする。次
に、ＣＶＤ法により酸化シリコン膜８を厚さ１００ｎｍ
成長する。
【００２５】次に、ホトレジスト膜をマスクとして酸化
シリコン膜８，熱酸化膜３およびＰ型シリコン基板１を
異方性ドライエッチングにより選択的に除去して溝４−
２を形成してｎＭＯＳトランジスタ領域を区画し、溝内
部のシリコンを９００℃で酸化して厚さ２０ｎｍの熱酸
化膜９を形成してから、ボロンを３０ｋｅＶ，５×１１
０15ｃｍ-2の条件で垂直にイオン注入した後、窒素中で
９００℃，３０分の熱処理をしてＰ型高濃度不純物層１
０を形成する。
シリコン膜８，熱酸化膜３およびＰ型シリコン基板１を
異方性ドライエッチングにより選択的に除去して溝４−
２を形成してｎＭＯＳトランジスタ領域を区画し、溝内
部のシリコンを９００℃で酸化して厚さ２０ｎｍの熱酸
化膜９を形成してから、ボロンを３０ｋｅＶ，５×１１
０15ｃｍ-2の条件で垂直にイオン注入した後、窒素中で
９００℃，３０分の熱処理をしてＰ型高濃度不純物層１
０を形成する。
【００２６】次に、図５（ａ）に示すように、異方性ド
ライエッチングにより溝底面の酸化膜のみ除去した後、
ＣＶＤ法により第２のタングステン膜１１を厚さ２００
ｎｍ成長し、ホトレジスト膜をマスクとして第２のタン
グステン膜１１をドライエッチングする。図２のタング
ステン膜１１は溝４−１，４−２内部およびその周辺部
にのみ残す。
ライエッチングにより溝底面の酸化膜のみ除去した後、
ＣＶＤ法により第２のタングステン膜１１を厚さ２００
ｎｍ成長し、ホトレジスト膜をマスクとして第２のタン
グステン膜１１をドライエッチングする。図２のタング
ステン膜１１は溝４−１，４−２内部およびその周辺部
にのみ残す。
【００２７】次に、図５（ｂ）に示すように、ＣＶＤ法
で酸化シリコン膜１２を厚さ１００ｎｍ成長する。次
に、図５（ｃ）に示すように、第１のタングステン膜７
上の酸化シリコン膜８，１２にコンタクト穴１３−３を
設ける。
で酸化シリコン膜１２を厚さ１００ｎｍ成長する。次
に、図５（ｃ）に示すように、第１のタングステン膜７
上の酸化シリコン膜８，１２にコンタクト穴１３−３を
設ける。
【００２８】次に、図６（ａ）に示すように、第３のタ
ングステン膜１４をＣＶＤ法により厚さ２００ｎｍ成長
し、ホトレジスト膜をマスクとして第４のタングステン
膜１４をドライエッチングする。第４のタングステン膜
は、溝４−２とその近傍に残され、コンタクト穴１３−
３により第１のタングステン膜と接続されている。次
に、図６（ｂ）に示すように、ＣＶＤ法により酸化シリ
コン膜１５を厚さ１００ｎｍ形成する。
ングステン膜１４をＣＶＤ法により厚さ２００ｎｍ成長
し、ホトレジスト膜をマスクとして第４のタングステン
膜１４をドライエッチングする。第４のタングステン膜
は、溝４−２とその近傍に残され、コンタクト穴１３−
３により第１のタングステン膜と接続されている。次
に、図６（ｂ）に示すように、ＣＶＤ法により酸化シリ
コン膜１５を厚さ１００ｎｍ形成する。
【００２９】次に、図６（ｂ）に示すように、ホトレジ
スト膜をマスクとして、溝４−１，４−２で囲まれた素
子領域上の酸化シリコン膜１５，１２，８，熱酸化膜３
をドライエッチングした後、ゲート酸化膜１６を形成
し、ゲート電極１７−１，１７−２（図１）を形成した
後、ｐＭＯＳトランジスタ領域およびｎＭＯＳトランジ
スタ領域にそれぞれボロンおよびリンをイオン注入して
ソース領域１８−１，１８−２（図１），ドレイン領域
１９−１，１９−２（図１）を形成する。
スト膜をマスクとして、溝４−１，４−２で囲まれた素
子領域上の酸化シリコン膜１５，１２，８，熱酸化膜３
をドライエッチングした後、ゲート酸化膜１６を形成
し、ゲート電極１７−１，１７−２（図１）を形成した
後、ｐＭＯＳトランジスタ領域およびｎＭＯＳトランジ
スタ領域にそれぞれボロンおよびリンをイオン注入して
ソース領域１８−１，１８−２（図１），ドレイン領域
１９−１，１９−２（図１）を形成する。
【００３０】次に図２に示すように、層間膜２４として
ＣＶＤ法により酸化シリコン膜を成長する。
ＣＶＤ法により酸化シリコン膜を成長する。
【００３１】以上説明したように、溝の底面で半導体基
板又はウェルとコンタクトをとることができるばかりで
なく、電源線や接地線を基板に埋め込む構造となるの
で、段差が少なくなり、層間膜を介して上部にその他の
電極配線を自由に設けることができ、集積度を改善でき
る。また、溝底面に高濃度不純物層を形成するためのイ
オン注入をセルファラインで行え、目合せなどの余分な
マージンも不要である。ＣＭＯＳにおいては、電源線お
よび接地線がＭＯＳトランジスタの周囲を覆い、しかも
基板やウェル内部に直接接続されているので、基板やウ
ェルの電位が固定され易く、ラッチアップが生じ難い。
板又はウェルとコンタクトをとることができるばかりで
なく、電源線や接地線を基板に埋め込む構造となるの
で、段差が少なくなり、層間膜を介して上部にその他の
電極配線を自由に設けることができ、集積度を改善でき
る。また、溝底面に高濃度不純物層を形成するためのイ
オン注入をセルファラインで行え、目合せなどの余分な
マージンも不要である。ＣＭＯＳにおいては、電源線お
よび接地線がＭＯＳトランジスタの周囲を覆い、しかも
基板やウェル内部に直接接続されているので、基板やウ
ェルの電位が固定され易く、ラッチアップが生じ難い。
【００３２】図７は本発明半導体装置の第２の実施例を
示す半導体チップの平面図、図８は図７のＸ−Ｘ線断面
図である。
示す半導体チップの平面図、図８は図７のＸ−Ｘ線断面
図である。
【００３３】この実施例は溝４−１および４−２をそれ
ぞれ第１のタングステン膜７ａおよび第２のタングステ
ン膜で埋めている。第１のタングステン膜７ａおよび第
２のタングステン膜１１ａはそれぞれコンタクト穴１３
−４で図示しない配線層に接続されてそれぞれ電源端お
よび接地端へ接続される。
ぞれ第１のタングステン膜７ａおよび第２のタングステ
ン膜で埋めている。第１のタングステン膜７ａおよび第
２のタングステン膜１１ａはそれぞれコンタクト穴１３
−４で図示しない配線層に接続されてそれぞれ電源端お
よび接地端へ接続される。
【００３４】第２の実施例において、Ｎウェル２内の第
１のタングステン膜７ａはコンタクト穴を介して上部配
線と接続するため、孤立したＮウェルが多数あるとそれ
らのＮウェル間をつなぐための配線が必要になるため、
第１の実施例よりも面積を多く必要とする。しかし、Ｎ
ウェルが孤立していなければ、面積の増加はなく、また
第１の実施例よりも工程数が少なくて済むという利点が
ある。
１のタングステン膜７ａはコンタクト穴を介して上部配
線と接続するため、孤立したＮウェルが多数あるとそれ
らのＮウェル間をつなぐための配線が必要になるため、
第１の実施例よりも面積を多く必要とする。しかし、Ｎ
ウェルが孤立していなければ、面積の増加はなく、また
第１の実施例よりも工程数が少なくて済むという利点が
ある。
【００３５】次に、本発明半導体装置の製造方法の第２
の実施例について説明する。
の実施例について説明する。
【００３６】第１の実施例において、図３（ａ）〜図３
（ｂ）を参照して説明した工程の後に、図９（ａ）に示
したように、異方性ドライエッチングにより溝４−１の
底部の酸化膜のみを除去した後、ＣＶＤ法により第１の
タングステ膜７ａを厚さ６００ｎｍ成長する。
（ｂ）を参照して説明した工程の後に、図９（ａ）に示
したように、異方性ドライエッチングにより溝４−１の
底部の酸化膜のみを除去した後、ＣＶＤ法により第１の
タングステ膜７ａを厚さ６００ｎｍ成長する。
【００３７】次に、図９（ｂ）に示すように第１のタン
グステン膜７ａを異方性ドライエッチングによりエッチ
バックして溝４−１以外の箇所から除去する。溝内部の
第１のタングスンテン膜７ａは、Ｎウェル２の表面より
２００ｎｍほど深くまでエッチングする。次に、ＣＶＤ
法により酸化シリコン膜８を厚さ１００ｎｍ成長する。
グステン膜７ａを異方性ドライエッチングによりエッチ
バックして溝４−１以外の箇所から除去する。溝内部の
第１のタングスンテン膜７ａは、Ｎウェル２の表面より
２００ｎｍほど深くまでエッチングする。次に、ＣＶＤ
法により酸化シリコン膜８を厚さ１００ｎｍ成長する。
【００３８】次に、ホトレジスト膜をマスクとして酸化
シリコン膜８および熱酸化膜３およびＰ型シリコン基板
１を選択的に異方性ドライエッチングして溝４−２を形
成してｎＭＯＳトランジスタ領域を区画した後、溝内部
のシリコンを９００℃で酸化して厚さ２０ｎｍの熱酸化
膜９を形成してから、ボロンを３０ｋｅＶ，５×１０15
ｃｍ-2の条件でイオン注入した後、窒素中で９００℃，
３０分の熱処理をしてＰ型の高濃度不純物層１０を形成
する。
シリコン膜８および熱酸化膜３およびＰ型シリコン基板
１を選択的に異方性ドライエッチングして溝４−２を形
成してｎＭＯＳトランジスタ領域を区画した後、溝内部
のシリコンを９００℃で酸化して厚さ２０ｎｍの熱酸化
膜９を形成してから、ボロンを３０ｋｅＶ，５×１０15
ｃｍ-2の条件でイオン注入した後、窒素中で９００℃，
３０分の熱処理をしてＰ型の高濃度不純物層１０を形成
する。
【００３９】次に、図１０（ａ）に示すように、異方性
ドライエッチングにより溝底部の熱酸化膜のみを除去し
た後、ＣＶＤ法により第２のタングステン膜１１ａを厚
さ６００ｎｍ成長した後、異方性ドライエッチングによ
りエッチバックして酸化シリコン膜８上の第２のタング
ステン膜１１ａを除去し、Ｐ型シリコン基板１の表面か
ら２００ｎｍほど深くまでエッチングした後、ＣＶＤ法
により酸化シリコン膜１２を５００ｎｍ成長する。
ドライエッチングにより溝底部の熱酸化膜のみを除去し
た後、ＣＶＤ法により第２のタングステン膜１１ａを厚
さ６００ｎｍ成長した後、異方性ドライエッチングによ
りエッチバックして酸化シリコン膜８上の第２のタング
ステン膜１１ａを除去し、Ｐ型シリコン基板１の表面か
ら２００ｎｍほど深くまでエッチングした後、ＣＶＤ法
により酸化シリコン膜１２を５００ｎｍ成長する。
【００４０】次に、図１０（ｂ）に示すように、酸化シ
リコン膜１２，８および熱酸化膜３を異方性ドライエッ
チングによりエッチバックして、Ｐ型シリコン基板１が
むき出しの状態にする。このとき、第１のタングステン
膜７ａ，第２のタングステン膜１１ａ上に酸化シリコン
膜が少なくとも５００ｎｍ残るようにエッチング時間を
決める。
リコン膜１２，８および熱酸化膜３を異方性ドライエッ
チングによりエッチバックして、Ｐ型シリコン基板１が
むき出しの状態にする。このとき、第１のタングステン
膜７ａ，第２のタングステン膜１１ａ上に酸化シリコン
膜が少なくとも５００ｎｍ残るようにエッチング時間を
決める。
【００４１】次に、図８に示すように、Ｐ型シリコン基
板１を酸化してゲート酸化膜１６を形成した後、ホトレ
ジスト膜をマスクとしてゲート電極１７−１，１７−２
（図７）を形成した後、さらにホトレジスト膜をマスク
として、ｐＭＯＳトランジスタ領域およびｎＭＯトラン
ジスタ領域にそれぞれパターニングを行ないボロンおよ
びリンをイオン注入してソース領域１８−１，１８−
２，ドレイン領域１９−１，１９−２を形成する。
板１を酸化してゲート酸化膜１６を形成した後、ホトレ
ジスト膜をマスクとしてゲート電極１７−１，１７−２
（図７）を形成した後、さらにホトレジスト膜をマスク
として、ｐＭＯＳトランジスタ領域およびｎＭＯトラン
ジスタ領域にそれぞれパターニングを行ないボロンおよ
びリンをイオン注入してソース領域１８−１，１８−
２，ドレイン領域１９−１，１９−２を形成する。
【００４２】次に、層間膜２４を成長し、その後、コン
タクト穴の形成、上層配線層の形成を行なう。この実施
例では、図１０（ｂ）に示すように、平坦な半導体チッ
プ上にゲート酸化膜，ゲート電極，ソース・ドレイン領
域などを形成するので、上層配線の形成が一層容易にな
る。
タクト穴の形成、上層配線層の形成を行なう。この実施
例では、図１０（ｂ）に示すように、平坦な半導体チッ
プ上にゲート酸化膜，ゲート電極，ソース・ドレイン領
域などを形成するので、上層配線の形成が一層容易にな
る。
【００４３】以上、実施例として、ＣＭＯＳ集積回路に
ついて説明したが、バイポーラ集積回路やＢｉ−ＣＭＯ
Ｓ集積回路など一般の半導体集積回路に本発明を適用す
ることができる。
ついて説明したが、バイポーラ集積回路やＢｉ−ＣＭＯ
Ｓ集積回路など一般の半導体集積回路に本発明を適用す
ることができる。
【００４４】
【発明の効果】以上説明したように本発明は、側面を絶
縁膜で覆われた溝に、半導体基板や基板内のウェルと接
続する高融点金属膜を形成することにより、素子分離領
域において基板に固定電位を供給することが可能とな
る。又、このような素子分離領域の表面は比較的に平坦
であるので、上層配線を自由に設けることができる。更
に、溝底面にコンタクト用の高濃度不純物層を形成する
イオン注入をセルファラインで行うことができ、目合せ
などのマージンは不要となる。これらのことは全て集積
度の向上に寄与している。
縁膜で覆われた溝に、半導体基板や基板内のウェルと接
続する高融点金属膜を形成することにより、素子分離領
域において基板に固定電位を供給することが可能とな
る。又、このような素子分離領域の表面は比較的に平坦
であるので、上層配線を自由に設けることができる。更
に、溝底面にコンタクト用の高濃度不純物層を形成する
イオン注入をセルファラインで行うことができ、目合せ
などのマージンは不要となる。これらのことは全て集積
度の向上に寄与している。
【図１】本発明の半導体装置の第１の実施例を示す半導
体チップの平面図である。
体チップの平面図である。
【図２】図１のＸ−Ｘ線断面図である。
【図３】本発明半導体装置の製造方法の説明に使用する
断面図である。
断面図である。
【図４】本発明半導体装置の製造方法の説明に使用する
断面図である。
断面図である。
【図５】本発明半導体装置の製造方法の説明に使用する
断面図である。
断面図である。
【図６】本発明半導体装置の製造方法の説明に使用する
断面図である。
断面図である。
【図７】本発明半導体装置の第２の実施例を示す半導体
チップの平面図である。
チップの平面図である。
【図８】図７のＸ−Ｘ線断面図である。
【図９】本発明半導体装置の製造方法の第２の実施例の
説明に使用する断面図である。
説明に使用する断面図である。
【図１０】本発明半導体装置の製造方法の第２の実施例
の説明に使用する断面図である。
の説明に使用する断面図である。
【図１１】従来の半導体装置を示す半導体チップの平面
図である。
図である。
【図１２】従来の半導体装置の製造方法の説明に使用す
る断面図である。
る断面図である。
【図１３】従来の半導体装置の製造方法の説明に使用す
る断面図である。
る断面図である。
１ Ｐ型シリコン基板
２ Ｎウェル
３ 熱酸化膜
４−１，４−２ 溝
５ 熱酸化膜
６ Ｎ型高濃度不純物層
７，７ａ 第１のタングステン膜
８ 酸化シリコン膜
９ 熱酸化膜
１０ Ｐ型高濃度不純物層
１１，１１ａ 第２のタングステン膜
１２ 酸化シリコン膜
１３−１〜１３−４ コンタクト穴
１４ 第３のタングステン膜
１５ 酸化シリコン膜
１６ ゲート酸化膜
１７−１，１７−２ ゲート電極
１８−１ ｐＭＯＳトランジスタのソース領域
１８−２ ｎＭＯＳトランジスタのソース領域
１９−１ ｐＭＯＳトランジスタのドレイン領域
１９−２ ｎＭＯＳトランジスタのドレイン領域
２０ 窒化シリコン膜
２１ Ｎ型高濃度不純物層
２２ Ｐ型高濃度不純物層
２３ フィールド酸化膜
２４ 層間膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 29/44 Ｃ 7738−4Ｍ
Claims (2)
- 【請求項１】 半導体基板の表面から内部へ向けて設け
られた溝、前記溝の側面に設けられた絶縁膜および前記
溝の底面で前記半導体基板に接触する高融点金属膜から
なる素子分離領域を有し、前記高融点金属膜は固定電位
供給端に接続されていることを特徴とする半導体装置。 - 【請求項２】 半導体基板の所定部に表面から内部へ向
けて溝を設け、前記溝の側面に絶縁膜を形成し、前記溝
の底面にその部分の前記半導体基板と同一導電型の高濃
度不純物を形成し、前記溝内部に高融点金属膜を形成し
て素子分離領域を設ける工程と、前記素子分離領域で区
画された素子領域に半導体素子を形成する工程と、前記
高融点金属膜を固定電供給端に接続する工程とを有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182783A JP2730334B2 (ja) | 1991-07-24 | 1991-07-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182783A JP2730334B2 (ja) | 1991-07-24 | 1991-07-24 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529558A true JPH0529558A (ja) | 1993-02-05 |
| JP2730334B2 JP2730334B2 (ja) | 1998-03-25 |
Family
ID=16124343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182783A Expired - Lifetime JP2730334B2 (ja) | 1991-07-24 | 1991-07-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2730334B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009027050A (ja) * | 2007-07-23 | 2009-02-05 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6085554A (ja) * | 1983-10-17 | 1985-05-15 | Hitachi Ltd | 半導体装置 |
| JPS60170250A (ja) * | 1984-02-14 | 1985-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62213121A (ja) * | 1986-03-13 | 1987-09-19 | Fujitsu Ltd | 半導体基板のコンタクト形成法 |
-
1991
- 1991-07-24 JP JP3182783A patent/JP2730334B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6085554A (ja) * | 1983-10-17 | 1985-05-15 | Hitachi Ltd | 半導体装置 |
| JPS60170250A (ja) * | 1984-02-14 | 1985-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62213121A (ja) * | 1986-03-13 | 1987-09-19 | Fujitsu Ltd | 半導体基板のコンタクト形成法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009027050A (ja) * | 2007-07-23 | 2009-02-05 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2730334B2 (ja) | 1998-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971118 |