JPH02228714A - 多電圧出力の電源装置 - Google Patents
多電圧出力の電源装置Info
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- JPH02228714A JPH02228714A JP4948589A JP4948589A JPH02228714A JP H02228714 A JPH02228714 A JP H02228714A JP 4948589 A JP4948589 A JP 4948589A JP 4948589 A JP4948589 A JP 4948589A JP H02228714 A JPH02228714 A JP H02228714A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多電圧の電源で駆動されるＣ−ＭＯＳ半導体集
積装置、例えば、液晶ドライバＣ−ＭＯＳ半導体集積装
置に使用され、特に、半導体集積装置として構成された
電源装置に関する。
積装置、例えば、液晶ドライバＣ−ＭＯＳ半導体集積装
置に使用され、特に、半導体集積装置として構成された
電源装置に関する。
多電圧の電圧で駆動されるＣ−ＭＯＳ半導体集積装置、
例えば、液晶ドライバＣ−ＭＯＳ半導体集積装置（以下
Ｃ−ＭＯＳ半導体集積装置と称する）の−例では、第２
図の回路図に示すごとく、電源端子ＶＤＤ、Ｖｌ、Ｖ２
．Ｖ３．ＶＥＲＩＣ対ｔ６５ａ（７）Ｅ圧が必要とされ
る。この電圧は接地電位ＧＮＤを基準としテ！圧（７）
高い方からｖＤＤ、ｖｌ、■２．ｖ３゜ｖＥＥの順とな
っており、その値は、例えば、ＶＤＤ：５Ｖ、Ｖｌニー
２Ｖ、Ｖ２ニー９Ｖ、Ｖ３ニーｉｓｙ。
例えば、液晶ドライバＣ−ＭＯＳ半導体集積装置（以下
Ｃ−ＭＯＳ半導体集積装置と称する）の−例では、第２
図の回路図に示すごとく、電源端子ＶＤＤ、Ｖｌ、Ｖ２
．Ｖ３．ＶＥＲＩＣ対ｔ６５ａ（７）Ｅ圧が必要とされ
る。この電圧は接地電位ＧＮＤを基準としテ！圧（７）
高い方からｖＤＤ、ｖｌ、■２．ｖ３゜ｖＥＥの順とな
っており、その値は、例えば、ＶＤＤ：５Ｖ、Ｖｌニー
２Ｖ、Ｖ２ニー９Ｖ、Ｖ３ニーｉｓｙ。
ＶＥＥニー２３ＶＴ！ある。
このＣ−ＭＯＳ半導体集積装置用の電源としては、例え
ば最も電圧の高い電源端子ＶＤＤへはこのＣ−ＭＯＳ半
導体集積装置を含むシステムに備えられ、かつ、電圧の
等しいロジック電源より、最も電圧の低い電源端子ＶＥ
Ｒへは、同様、電圧の等しいドライバ電源より供給する
。その中間の電圧の電源端子Ｖｌ、Ｖ２．Ｖ３Ｊこ対し
てはその電圧を発生する電源装置を設は供給するよう番
こする。第４図及び第５図はそれぞれ従来の電源装置の
回路の例を示し、第４図ではＣ−ＭＯＳ半導体集積装置
１００に対してロジック電源Ａとドライバ電源Ｅとの間
に設けた抵抗分圧回路２００により形成した中間の電圧
を電源端子Ｖｌ、Ｖ２．Ｖ３に供給している。第５図で
は中間の電圧を発生する電源Ｂ、Ｃ，Ｄを設け、電源端
子Ｖｌ、Ｖ２．Ｖ３に供給している。しかしながら、実
際の使用に当っては前述の電源装置だけでは不充分で、
例えば第６図に示すごとく前述の電源装置（第６図では
第４図の電源装置２００を引用）とＣ−ＭＯＳ半導体装
置１００との間にこれらの電源の投入順序を定めるシー
ケンス装置３００が必要とされる。
ば最も電圧の高い電源端子ＶＤＤへはこのＣ−ＭＯＳ半
導体集積装置を含むシステムに備えられ、かつ、電圧の
等しいロジック電源より、最も電圧の低い電源端子ＶＥ
Ｒへは、同様、電圧の等しいドライバ電源より供給する
。その中間の電圧の電源端子Ｖｌ、Ｖ２．Ｖ３Ｊこ対し
てはその電圧を発生する電源装置を設は供給するよう番
こする。第４図及び第５図はそれぞれ従来の電源装置の
回路の例を示し、第４図ではＣ−ＭＯＳ半導体集積装置
１００に対してロジック電源Ａとドライバ電源Ｅとの間
に設けた抵抗分圧回路２００により形成した中間の電圧
を電源端子Ｖｌ、Ｖ２．Ｖ３に供給している。第５図で
は中間の電圧を発生する電源Ｂ、Ｃ，Ｄを設け、電源端
子Ｖｌ、Ｖ２．Ｖ３に供給している。しかしながら、実
際の使用に当っては前述の電源装置だけでは不充分で、
例えば第６図に示すごとく前述の電源装置（第６図では
第４図の電源装置２００を引用）とＣ−ＭＯＳ半導体装
置１００との間にこれらの電源の投入順序を定めるシー
ケンス装置３００が必要とされる。
以下に、シーケンス装置３００が必要とされる理由を述
べる。第２図は前述のＣ−ＭＯＳ半導体集積装置Ｚｏｏ
の回路図で、１０１，１０２はＰ形ＭＯＳ・ＦＥＴ、１
０３，１０４はｎ形ＭＯＳ−ＦＢＴ である。
べる。第２図は前述のＣ−ＭＯＳ半導体集積装置Ｚｏｏ
の回路図で、１０１，１０２はＰ形ＭＯＳ・ＦＥＴ、１
０３，１０４はｎ形ＭＯＳ−ＦＢＴ である。
ｖＤＤ、ｖｌ、Ｖ２．ｖ３．ＶＢｇは電Ｋｍ子、ＯＵＴ
は出力端子、Ｇｌ、Ｇ２．Ｇ３．Ｇ４ はゲート端子で
ある。第３図はＣ−ＭＯＳ半導体集積装置１００の半導
体部の断面図であり、前記Ｐ形ＭＯＳ−ＦＥＴ １０１
゜１０２はｎ形の基板（以下ｎ形基板と称する）１０５
上に形成され、前記ｎ形ＭＯＳ−Ｆ’ＥＴ １０３，１
０４はｎ形基板１０５上に形成されたＰ形のウェル（以
下Ｐウェルと称する）１０６上に形成される。１０７は
ｎ形拡散部（以下ｎ拡散部と称する）、１０８はＰ型の
拡散部（以下Ｐ拡散部と称する）である。
は出力端子、Ｇｌ、Ｇ２．Ｇ３．Ｇ４ はゲート端子で
ある。第３図はＣ−ＭＯＳ半導体集積装置１００の半導
体部の断面図であり、前記Ｐ形ＭＯＳ−ＦＥＴ １０１
゜１０２はｎ形の基板（以下ｎ形基板と称する）１０５
上に形成され、前記ｎ形ＭＯＳ−Ｆ’ＥＴ １０３，１
０４はｎ形基板１０５上に形成されたＰ形のウェル（以
下Ｐウェルと称する）１０６上に形成される。１０７は
ｎ形拡散部（以下ｎ拡散部と称する）、１０８はＰ型の
拡散部（以下Ｐ拡散部と称する）である。
端子ＶＤＤはｎ拡散部１０７に接続されており、ｎ形基
板１０５の電位は端子ＶＤＤの電圧に固定される。才た
、端子ＶＥＲはＰ拡散部１０８Ｉ（接続されており、Ｐ
ウェル１０６の電位は端子ＶＥＲの電圧に固定されるよ
うになっている。
板１０５の電位は端子ＶＤＤの電圧に固定される。才た
、端子ＶＥＲはＰ拡散部１０８Ｉ（接続されており、Ｐ
ウェル１０６の電位は端子ＶＥＲの電圧に固定されるよ
うになっている。
こ＼で、電源の投入順序としては、まず、電源端子ＶＤ
Ｄ及びｉｔ源端子ＶＥＥの投入を行い、次に、電源端子
ｖ１．電源端子ｖ２及び電源端子Ｖ３の順に行うように
する。これはまず電源端子ＶＤＤ及び電源端子ＶＥＲの
投入でｎ形基板１０５の電位を電源端子ＶＤＤの電圧ζ
こ、Ｐウェル１０６の電位を電源端子ＶＥＲの電圧をこ
固定する。この順序を守らない場合、例えば、電源端子
ｖ３の電源を電源端子ｖＥＥの電源より先に投入すると
Ｐウェル１０６が電気的に浮いてしまうため原電流が流
れラッチアップを起しこの半導体集積装置の破壊を招く
危険がある。このため、シーケンス装置３００で前記の
通り電源の投入順序を定めるようにする。
Ｄ及びｉｔ源端子ＶＥＥの投入を行い、次に、電源端子
ｖ１．電源端子ｖ２及び電源端子Ｖ３の順に行うように
する。これはまず電源端子ＶＤＤ及び電源端子ＶＥＲの
投入でｎ形基板１０５の電位を電源端子ＶＤＤの電圧ζ
こ、Ｐウェル１０６の電位を電源端子ＶＥＲの電圧をこ
固定する。この順序を守らない場合、例えば、電源端子
ｖ３の電源を電源端子ｖＥＥの電源より先に投入すると
Ｐウェル１０６が電気的に浮いてしまうため原電流が流
れラッチアップを起しこの半導体集積装置の破壊を招く
危険がある。このため、シーケンス装置３００で前記の
通り電源の投入順序を定めるようにする。
しかしながら、前述の多電圧出力の電源装置ではこの電
源装置の他に、すでに前項で述べた理由により、電源の
投入順序を定めるシーケンス装置が必要となる。このた
めに、電源系全体として高コストとなる問題がある。
源装置の他に、すでに前項で述べた理由により、電源の
投入順序を定めるシーケンス装置が必要となる。このた
めに、電源系全体として高コストとなる問題がある。
また、従来の電気技術による電源装置では、数多くの個
別部品を必要とし、コスト高となる問題がある。
別部品を必要とし、コスト高となる問題がある。
本発明の課題は電源の投入順序を定めるシーケンス装置
を不要とし、かつ１．半導体集積装置で構成した低コス
トの多電圧出力の電源装置を提供することにある。
を不要とし、かつ１．半導体集積装置で構成した低コス
トの多電圧出力の電源装置を提供することにある。
前記の課題を解決するために、本発明の多電圧出力の電
源装置では、 多電圧の電源で駆動されるＣ−ＭＯＳ半導体集積装置に
使用され、特に、半導体集積装置として構成された電源
装置において、 入力プラス端子及び入力マイナス端子の２個の入力端子
と、３個もしくはそれ以上の出力端子と、１個もしくは
それ以上の一導電形ＭＯＳ−ＦＥＴと、前記入力プラス
端子と入力マイナス端子との間に分割電圧を有する抵抗
分圧回路とを備え、前記ＭＯＳ−ＦＥＴのドレインを入
力プラス端子ン に、メースを出力端子に、ゲートを前記抵抗分圧回路の
分割′電圧端子に接続し、前記入力プラス端子及び入力
マイナス端子はそれぞれ出力端子に接続するようにする
。
源装置では、 多電圧の電源で駆動されるＣ−ＭＯＳ半導体集積装置に
使用され、特に、半導体集積装置として構成された電源
装置において、 入力プラス端子及び入力マイナス端子の２個の入力端子
と、３個もしくはそれ以上の出力端子と、１個もしくは
それ以上の一導電形ＭＯＳ−ＦＥＴと、前記入力プラス
端子と入力マイナス端子との間に分割電圧を有する抵抗
分圧回路とを備え、前記ＭＯＳ−ＦＥＴのドレインを入
力プラス端子ン に、メースを出力端子に、ゲートを前記抵抗分圧回路の
分割′電圧端子に接続し、前記入力プラス端子及び入力
マイナス端子はそれぞれ出力端子に接続するようにする
。
本発明の多電圧出力の電源装置においては、負荷のＣ−
ＭＯＳ半導体集積装置の最も電圧の高い電源端子（第１
図でＶＤＤ）へはこのＣ−ＭＯＳ半導体集積装置を含む
システムに備えられ、かつ、電圧の等しいロジック電源
が直接に、最も電圧の低い電源端子（第１図でＶＢＢ
）へは、同様、電圧の等しいドライバ電源が直接に供給
される。また中間の電圧の電源端子（第１図でＶｌ、Ｖ
２．Ｖ３ ）へは上記ロジック電源とドライバ電源との
間に設けられた抵抗分圧回路により得られた分割電圧に
より動作するＭＯＳ−ＦＥＴにより形成された中間電圧
が供給される構成となっている。従って、負荷のＣ−Ｍ
ＯＳ半導体集積装置に電源投入の場合、まず最も電圧の
高い電源端子と最も電圧の低い電源端子がまず投入され
、その後ＭＯＳ，ＦＦ３Ｔの動作時間に対応するおくれ
の後に中間の電圧の電源端子が投入される。従って、従
来必要とされた電源の投入順序を定めるシーケンス装置
を必要とすることなく、電源投入順序が保証される。
ＭＯＳ半導体集積装置の最も電圧の高い電源端子（第１
図でＶＤＤ）へはこのＣ−ＭＯＳ半導体集積装置を含む
システムに備えられ、かつ、電圧の等しいロジック電源
が直接に、最も電圧の低い電源端子（第１図でＶＢＢ
）へは、同様、電圧の等しいドライバ電源が直接に供給
される。また中間の電圧の電源端子（第１図でＶｌ、Ｖ
２．Ｖ３ ）へは上記ロジック電源とドライバ電源との
間に設けられた抵抗分圧回路により得られた分割電圧に
より動作するＭＯＳ−ＦＥＴにより形成された中間電圧
が供給される構成となっている。従って、負荷のＣ−Ｍ
ＯＳ半導体集積装置に電源投入の場合、まず最も電圧の
高い電源端子と最も電圧の低い電源端子がまず投入され
、その後ＭＯＳ，ＦＦ３Ｔの動作時間に対応するおくれ
の後に中間の電圧の電源端子が投入される。従って、従
来必要とされた電源の投入順序を定めるシーケンス装置
を必要とすることなく、電源投入順序が保証される。
第１図（ａ）は本発明の多電圧出力の電源装置の一実施
例で、３個のｎ形ＭＯＳ−ＦＩＴを備えた場合の回路図
である。入力プラス端子ＶＤＤ及び入力マイナス端子Ｖ
ＥＲの２個の入力端子とＶＤＤ、Ｖｌ。
例で、３個のｎ形ＭＯＳ−ＦＩＴを備えた場合の回路図
である。入力プラス端子ＶＤＤ及び入力マイナス端子Ｖ
ＥＲの２個の入力端子とＶＤＤ、Ｖｌ。
Ｖ２．Ｖ３．ＶＥ］３の５個の出力端子が設けられティ
る。３（［（７）ｒｌ形ＭＯＳ−ＰＥＴ １．２，３が
設けられている。入力プラス端子ＶＤＤと入力マイナス
端子ＶＥＲとの間に、前記ｎ形ＭＯＳ−ＦＢＴ１゜２．
３の個数と等しい個数、本実施例では３個の分割電圧端
子ＶＧＩ、ＶＧ２．ＶＧ３ を有する抵抗分圧回路９が
設けられる。こ＼で、各ｎ形ＭＯＳ・ＦＥＴ １ 、２
、３の各ドレイン１１，２１，３１は入力プラス端子
ｖＤＤに、各１−ス１３，２３，３３ ハ出力端子Ｖｌ
、Ｖ２．Ｖ３に、各ゲート１２，２２．３２は抵抗分圧
回路９の分割電圧端子ＶＧＩ 、 ＶＯ２、ＶＯ２に接
続される。入力プラス端子ＶＤＤ及び入力マイナス端子
ＶＥＲはそれぞれ出力端子ＶＤＤ及びＶＥＲＩＣ接続さ
ｔｌ、る。出力端子ＶＤＤ、Ｖ１．Ｖ２゜Ｖ３．ＶＥＲ
の電圧は接続される負荷のＣ−ＭＯＳ半導体集積装置が
必要とする電圧となっており・そノ（１［ハ、例エバ、
ＶＤＤ： ５Ｖ、Ｖｌ ニー２Ｖ、Ｖ２ニー９Ｖ。
る。３（［（７）ｒｌ形ＭＯＳ−ＰＥＴ １．２，３が
設けられている。入力プラス端子ＶＤＤと入力マイナス
端子ＶＥＲとの間に、前記ｎ形ＭＯＳ−ＦＢＴ１゜２．
３の個数と等しい個数、本実施例では３個の分割電圧端
子ＶＧＩ、ＶＧ２．ＶＧ３ を有する抵抗分圧回路９が
設けられる。こ＼で、各ｎ形ＭＯＳ・ＦＥＴ １ 、２
、３の各ドレイン１１，２１，３１は入力プラス端子
ｖＤＤに、各１−ス１３，２３，３３ ハ出力端子Ｖｌ
、Ｖ２．Ｖ３に、各ゲート１２，２２．３２は抵抗分圧
回路９の分割電圧端子ＶＧＩ 、 ＶＯ２、ＶＯ２に接
続される。入力プラス端子ＶＤＤ及び入力マイナス端子
ＶＥＲはそれぞれ出力端子ＶＤＤ及びＶＥＲＩＣ接続さ
ｔｌ、る。出力端子ＶＤＤ、Ｖ１．Ｖ２゜Ｖ３．ＶＥＲ
の電圧は接続される負荷のＣ−ＭＯＳ半導体集積装置が
必要とする電圧となっており・そノ（１［ハ、例エバ、
ＶＤＤ： ５Ｖ、Ｖｌ ニー２Ｖ、Ｖ２ニー９Ｖ。
Ｖ３ニー１６Ｖ、ＶＥＥニー２３Ｖ７！あ６゜入力プラ
ス端子ＶＤＤへはこのＣ−ＭＯＳ半導体集積装置を含む
システムに備えられ、かつ、電圧の等しいロジック電源
の電圧５ｖが、入力マイナス端子ＶＥＲへは、同様、電
圧の等しいドライバ電源の電圧−２３■が印加される。
ス端子ＶＤＤへはこのＣ−ＭＯＳ半導体集積装置を含む
システムに備えられ、かつ、電圧の等しいロジック電源
の電圧５ｖが、入力マイナス端子ＶＥＲへは、同様、電
圧の等しいドライバ電源の電圧−２３■が印加される。
抵抗分圧回路９によって得られた分割電圧端子ｖＧ１の
電圧はｎ形ＭＯＳ−ＦＢ３Ｔ １のゲート１２に印加さ
れ、このｎ形ＭＯＳ−ＦＢＴＩをＯＮする。
電圧はｎ形ＭＯＳ−ＦＢ３Ｔ １のゲート１２に印加さ
れ、このｎ形ＭＯＳ−ＦＢＴＩをＯＮする。
このｎ形ＭＯＳ−ＦＩＴｌのＩ−ス１３が接続される出
力端子ｖ１の電圧は入力電圧、すなわち入力プラス端子
ＶＤＤと入力マイナス端子ＶＥＥとの関の電圧をｎ形Ｍ
ＯＳ，ＦＥＴの０８時の抵抗値（以下ＯＮ抵抗値と称す
る）と出力端子ｖ１に接続される負荷の抵抗値とで分割
した値となる。同様にソ して、ｎ形ＭＯＳ−ＦＥＴ ２のｌ−スが接続される出
ツ カ端子ｖ２の電圧、及び、ｎ形ＭＯＳ−ＦＥＴ３のｌ−
スが接続される出力端子Ｖ３の電圧が定まる。
力端子ｖ１の電圧は入力電圧、すなわち入力プラス端子
ＶＤＤと入力マイナス端子ＶＥＥとの関の電圧をｎ形Ｍ
ＯＳ，ＦＥＴの０８時の抵抗値（以下ＯＮ抵抗値と称す
る）と出力端子ｖ１に接続される負荷の抵抗値とで分割
した値となる。同様にソ して、ｎ形ＭＯＳ−ＦＥＴ ２のｌ−スが接続される出
ツ カ端子ｖ２の電圧、及び、ｎ形ＭＯＳ−ＦＥＴ３のｌ−
スが接続される出力端子Ｖ３の電圧が定まる。
各ｎ形ＭＯＳ−ＦＥＴ １．２．３の各ゲート１２，２
２゜３２に印加すル各分割ｔＥＥ端子ＶＧＩ 、ＶＯ２
，ＶＯ２の電圧は抵抗分圧回路９の抵抗の値を選ぶこと
により必要な値に定めることができこれにより各ｎ形Ｍ
ＯＳ−ＦＥＴＩ、２，３（７）ＯＮｍ抗（７）値をｖ４
整して出力端子Ｖｌ、Ｖ２．Ｖ３に所定の電圧を得るこ
とができる。
２゜３２に印加すル各分割ｔＥＥ端子ＶＧＩ 、ＶＯ２
，ＶＯ２の電圧は抵抗分圧回路９の抵抗の値を選ぶこと
により必要な値に定めることができこれにより各ｎ形Ｍ
ＯＳ−ＦＥＴＩ、２，３（７）ＯＮｍ抗（７）値をｖ４
整して出力端子Ｖｌ、Ｖ２．Ｖ３に所定の電圧を得るこ
とができる。
また、〔従来の技術〕の項に述べたようにＣ−ＭＯＳ半
導体集積装置では、例えば、ｎ形基板あるいはＰウェル
が電気的に浮いて順電流が流れラッチアップを起し、半
導体集積装置が破壊する危険を防止するために電源の投
入順序が定められている。この投入順序としては、まず
、第２図でＣ−ＭＯＳ＃−導体集積装置の電源端子ＶＤ
Ｄ及びＶＥＥを投入してから他のＣ−ＭＯＳ半導体集積
装置の電源端子ＶＤＤ及びｖＦｉ３ａを投入してか他の
電源端子Ｖｌ、Ａ２及びｖ３を投入することが必要とさ
れる。本発明の電源装置では、各出力端子ＶＤＤ 。
導体集積装置では、例えば、ｎ形基板あるいはＰウェル
が電気的に浮いて順電流が流れラッチアップを起し、半
導体集積装置が破壊する危険を防止するために電源の投
入順序が定められている。この投入順序としては、まず
、第２図でＣ−ＭＯＳ＃−導体集積装置の電源端子ＶＤ
Ｄ及びＶＥＥを投入してから他のＣ−ＭＯＳ半導体集積
装置の電源端子ＶＤＤ及びｖＦｉ３ａを投入してか他の
電源端子Ｖｌ、Ａ２及びｖ３を投入することが必要とさ
れる。本発明の電源装置では、各出力端子ＶＤＤ 。
Ｖｌ、Ｖ２．Ｖ３．ＶＥＲは予め負荷（７）Ｃ−ＭＯＳ
半導体集積装置の対応する電源端子に接続しておき入力
プラス端子ＶＤＤ及び入力マイナス端子ＶＢＥを投入す
ることで一括して電源を投入することができる。この理
由は入力プラス端子ＶＤＤ及び入力マイナス端子ＶＥＥ
は直接出力端子ＶＤＤ、ＶＩＥに接続されているため電
源投入と同時に出力端子ＶＤＤ、ＶＥＥに出力電圧が発
生するが、出力端子Ｖ１．Ｖ２．Ｖ３ は各ｎ形ＭＯＳ
−ＰＥＴ １，２，３が動作抜出力電圧が発生するた
め動作時間に対応するおくれが生ずる。これはＣ−ＭＯ
Ｓ半導体集積装置が必要とする電源投入順序に一致し、
本発明の多電圧出力の電源装置は電源投入順序を定める
機能を有することとなる。
半導体集積装置の対応する電源端子に接続しておき入力
プラス端子ＶＤＤ及び入力マイナス端子ＶＢＥを投入す
ることで一括して電源を投入することができる。この理
由は入力プラス端子ＶＤＤ及び入力マイナス端子ＶＥＥ
は直接出力端子ＶＤＤ、ＶＩＥに接続されているため電
源投入と同時に出力端子ＶＤＤ、ＶＥＥに出力電圧が発
生するが、出力端子Ｖ１．Ｖ２．Ｖ３ は各ｎ形ＭＯＳ
−ＰＥＴ １，２，３が動作抜出力電圧が発生するた
め動作時間に対応するおくれが生ずる。これはＣ−ＭＯ
Ｓ半導体集積装置が必要とする電源投入順序に一致し、
本発明の多電圧出力の電源装置は電源投入順序を定める
機能を有することとなる。
ｎ形ＭＯＳ−ＦＥＴ １．２，３及び抵抗分圧回路は構
成要素から見るとＭＯＳ−ＦＥＴ、抵抗及び接続リード
であり、このため半導体集積装置として一体にまとめる
ことは容易で本発明の多電圧出力の電源装置は１個の半
導体集積装置として構成される。
成要素から見るとＭＯＳ−ＦＥＴ、抵抗及び接続リード
であり、このため半導体集積装置として一体にまとめる
ことは容易で本発明の多電圧出力の電源装置は１個の半
導体集積装置として構成される。
第１図（ｂ）は本発明の多電圧出力の電源装置が３個の
Ｐ形ＭＯＳ−ＦＥＴ４，５及び６を備えた場合の一実施
例の回路図である。各Ｐ形ＭＯＳ−ＦＥＴ４゜５．６の
各ドレイン４１，５１．６１は入力マイナス端子ＶＥＲ
に接続され、各ソース４３，５３．６３は出力端子Ｖｌ
、Ｖ２．Ｖ３に接続される。この他については第１図（
ａ）の実施例と同様である。
Ｐ形ＭＯＳ−ＦＥＴ４，５及び６を備えた場合の一実施
例の回路図である。各Ｐ形ＭＯＳ−ＦＥＴ４゜５．６の
各ドレイン４１，５１．６１は入力マイナス端子ＶＥＲ
に接続され、各ソース４３，５３．６３は出力端子Ｖｌ
、Ｖ２．Ｖ３に接続される。この他については第１図（
ａ）の実施例と同様である。
本発明の多電圧出力の電源装置はこれ自身が電源の投入
順序を定める機能を有しており、従来必要トされたコス
トのか＼る電源投入順序を定めるシーケンス装置が不要
となる。また、構成要素の点から見ると本発明の多電圧
出力の電源装置はＭＯＳ−ＦＥＴ、抵抗及び接続リード
であり、このために半導体集積装置として一体に構成す
ることが容易でこれらを併わせてコストが大巾に低下す
る。
順序を定める機能を有しており、従来必要トされたコス
トのか＼る電源投入順序を定めるシーケンス装置が不要
となる。また、構成要素の点から見ると本発明の多電圧
出力の電源装置はＭＯＳ−ＦＥＴ、抵抗及び接続リード
であり、このために半導体集積装置として一体に構成す
ることが容易でこれらを併わせてコストが大巾に低下す
る。
第１図は本発明の多電圧出力の電源装置の一実施例の回
路図、第２図は多°電圧の電源で駆動されるＣ−ＭＯＳ
半導体集積装置の一例の回路図、第３図は同Ｃ−ＭＯＳ
半導体集積装置の半導体部の断面図、第４図は従来の多
電圧出力の電源装置の一例の回路図、第５図は従来の多
電圧出力の電源装置の別の例の回路図、第６図は従来の
多電圧出力の電源装置を使用した場合のブロック接続図
である。 １ 、２ 、３ −−−−−−−−− ｎ形ＭＯＢ−
ＰＥＴ１１．２１．３１ ・・・・・・・・・ ドレ
イン１２．２２，３２ ・・・・・・・・・ ゲート
ゾ １３．２３，３３ ・・・・・・・・・ ｙ−ス４．
５，６ ・・・・・・・・・ Ｐ形ＭＯＳ−ＦＦｉＴ
４１．５１，６１ ・・・・・・・・・ ドレイン４
２．５２．６２ ・・・・・・・・・ ゲートン ４３．５３．６３ ・・・・・・・・・ ψ−スＶＤ
Ｄ ・・・・・・・・・・・・・・・ 入力プラス端
子ＶＥＲ・・・・・・・・曲・・・ 入力マイナス端子
ＶＤＤ、Ｖｌ 、Ｖ２．Ｖ３゜ ＶＩＥ ・・・・・・・・・・・・・・・・・・ 出
力端子９ ・・・・・・・・・・・・・・・・・・
抵抗分圧回路ＶＧＩ、ＶＧ２．ＶＧ３−ｅ制電圧端子％
１ （！］ ＶＤ。 茅
路図、第２図は多°電圧の電源で駆動されるＣ−ＭＯＳ
半導体集積装置の一例の回路図、第３図は同Ｃ−ＭＯＳ
半導体集積装置の半導体部の断面図、第４図は従来の多
電圧出力の電源装置の一例の回路図、第５図は従来の多
電圧出力の電源装置の別の例の回路図、第６図は従来の
多電圧出力の電源装置を使用した場合のブロック接続図
である。 １ 、２ 、３ −−−−−−−−− ｎ形ＭＯＢ−
ＰＥＴ１１．２１．３１ ・・・・・・・・・ ドレ
イン１２．２２，３２ ・・・・・・・・・ ゲート
ゾ １３．２３，３３ ・・・・・・・・・ ｙ−ス４．
５，６ ・・・・・・・・・ Ｐ形ＭＯＳ−ＦＦｉＴ
４１．５１，６１ ・・・・・・・・・ ドレイン４
２．５２．６２ ・・・・・・・・・ ゲートン ４３．５３．６３ ・・・・・・・・・ ψ−スＶＤ
Ｄ ・・・・・・・・・・・・・・・ 入力プラス端
子ＶＥＲ・・・・・・・・曲・・・ 入力マイナス端子
ＶＤＤ、Ｖｌ 、Ｖ２．Ｖ３゜ ＶＩＥ ・・・・・・・・・・・・・・・・・・ 出
力端子９ ・・・・・・・・・・・・・・・・・・
抵抗分圧回路ＶＧＩ、ＶＧ２．ＶＧ３−ｅ制電圧端子％
１ （！］ ＶＤ。 茅
Claims (1)
- （１）多電圧の電源で駆動されるＣ−ＭＯＳ半導体集積
装置に使用され特に半導体集積装置として構成された電
源装置において、 入力プラス端子及び入力マイナス端子の２個の入力端子
と、 ３個もしくはそれ以上の出力端子と、 １個もしくはそれ以上の一導電形ＭＯＳ・ＦＥＴと、 前記入力プラス端子と入力マイナス端子との間に分割電
圧端子を有する抵抗分圧回路と を備え、 前記ＭＯＳ・ＦＥＴのドレインを入力プラス端子にソー
スを出力端子にゲートを前記抵抗分圧回路の分割電圧端
子に接続し、 前記入力プラス端子及び入力マイナス端子はそれぞれ出
力端子に接続した ことを特徴とする多電圧出力の電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4948589A JPH02228714A (ja) | 1989-03-01 | 1989-03-01 | 多電圧出力の電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4948589A JPH02228714A (ja) | 1989-03-01 | 1989-03-01 | 多電圧出力の電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02228714A true JPH02228714A (ja) | 1990-09-11 |
Family
ID=12832458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4948589A Pending JPH02228714A (ja) | 1989-03-01 | 1989-03-01 | 多電圧出力の電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02228714A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153914A (ja) * | 1993-11-29 | 1995-06-16 | Nec Corp | 多値電圧源回路 |
| US5706241A (en) * | 1995-03-15 | 1998-01-06 | Kabushiki Kaisha Toshiba | Eeprom semiconductor memory device including circuit for generating a voltage higher than a power supply voltage |
-
1989
- 1989-03-01 JP JP4948589A patent/JPH02228714A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07153914A (ja) * | 1993-11-29 | 1995-06-16 | Nec Corp | 多値電圧源回路 |
| US5739593A (en) * | 1993-11-29 | 1998-04-14 | Nec Corporation | Voltage source circuit for generating a plurality of values of voltages |
| US5706241A (en) * | 1995-03-15 | 1998-01-06 | Kabushiki Kaisha Toshiba | Eeprom semiconductor memory device including circuit for generating a voltage higher than a power supply voltage |
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