JPH02228754A - データ転送回路 - Google Patents
データ転送回路Info
- Publication number
- JPH02228754A JPH02228754A JP1050341A JP5034189A JPH02228754A JP H02228754 A JPH02228754 A JP H02228754A JP 1050341 A JP1050341 A JP 1050341A JP 5034189 A JP5034189 A JP 5034189A JP H02228754 A JPH02228754 A JP H02228754A
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- JP
- Japan
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- data
- data transfer
- transfer
- interrupt
- program
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロコンピュータ（以後、マイコンと記す
）のデータ転送回路に関するものである。
）のデータ転送回路に関するものである。
従来の技術
従来のデータ転送は、ソフトウェアと割り込み処理を組
み合わせいた。しかし、近年の状況は、大量のデータを
転送する機会が増える傾向にある。そのため、効率的な
データ転送はマイコン・システムの性能を左右する。
み合わせいた。しかし、近年の状況は、大量のデータを
転送する機会が増える傾向にある。そのため、効率的な
データ転送はマイコン・システムの性能を左右する。
以下、ソフトウェアと割り込み処理を組み合わせた従来
のデータ転送回路について第３図に示したブロック図を
参照して説明する。
のデータ転送回路について第３図に示したブロック図を
参照して説明する。
この回路は、中央処理装置（ＣＰＵ）Ｌ割り込み制御部
２、プログラムメモリ３、スタック領域４１を含んだデ
ータメモリ４、周辺部もしくはタイマ５、データバス１
００で構成され、ＣＰＵＩから割り込み処理中を示す信
号１０１１割り込み制御部２から割り込み処理を要求す
る信号２０１および周辺部もしくはタイマ５から割り込
み信号５０１がそれぞれ出力される。
２、プログラムメモリ３、スタック領域４１を含んだデ
ータメモリ４、周辺部もしくはタイマ５、データバス１
００で構成され、ＣＰＵＩから割り込み処理中を示す信
号１０１１割り込み制御部２から割り込み処理を要求す
る信号２０１および周辺部もしくはタイマ５から割り込
み信号５０１がそれぞれ出力される。
以上のように、ソフトウェアと割り込み処理を組み合わ
せたデータ転送回路について以下その動作を説明する。
せたデータ転送回路について以下その動作を説明する。
通常、ＣＰＵＩはプログラムメモリ３に格納されている
プログラムを実行している。まず、周辺部もしくはタイ
マ５において、ある処理が終了もしくはカウントがオー
バフローしたとき、周辺部もしくはタイマ５は割り込み
制御部２に対して割り込み信号５０１を出す。割り込み
制御部２は割り込み信号５０１を受理し、その割り込み
が許可されているならば、割り込み処理を要求する信号
２０１をＣＰＵＩに対して出す。ＣＰＵＩは割り込み処
理を要求する信号２０１を受理し、プログラムメモリ３
に格納されているプログラムの実行を中断し、マイクロ
プログラムに予め準備された割り込み処理プログラムを
実行させる。割り込み処理ルーチンでは、中断されたプ
ログラムの実行状態を示すフラグとプログラムアドレス
をスタック領域４１に退避させ、予め指定された割り込
み処理プログラムのプログラムアドレスをプログラムカ
ウンタにセットする。割り込み処理プログラムで（ま、
データメモリ４（こおいて、目的のデータ転送を実行す
る。タイマ５の場合、この間タイマはカウントを続ける
ためタイマ５のオーバフローする周期に従って順次デー
タが転送される。この後、スタック領域４１に退避した
プログラム実行状態を示すフラグとプログラムアドレス
を戻し、元のプログラムを実行に復帰させる。
プログラムを実行している。まず、周辺部もしくはタイ
マ５において、ある処理が終了もしくはカウントがオー
バフローしたとき、周辺部もしくはタイマ５は割り込み
制御部２に対して割り込み信号５０１を出す。割り込み
制御部２は割り込み信号５０１を受理し、その割り込み
が許可されているならば、割り込み処理を要求する信号
２０１をＣＰＵＩに対して出す。ＣＰＵＩは割り込み処
理を要求する信号２０１を受理し、プログラムメモリ３
に格納されているプログラムの実行を中断し、マイクロ
プログラムに予め準備された割り込み処理プログラムを
実行させる。割り込み処理ルーチンでは、中断されたプ
ログラムの実行状態を示すフラグとプログラムアドレス
をスタック領域４１に退避させ、予め指定された割り込
み処理プログラムのプログラムアドレスをプログラムカ
ウンタにセットする。割り込み処理プログラムで（ま、
データメモリ４（こおいて、目的のデータ転送を実行す
る。タイマ５の場合、この間タイマはカウントを続ける
ためタイマ５のオーバフローする周期に従って順次デー
タが転送される。この後、スタック領域４１に退避した
プログラム実行状態を示すフラグとプログラムアドレス
を戻し、元のプログラムを実行に復帰させる。
発明が解決しようとする課題
しかしながら、前記従来の構成では、割り込み処理によ
り転送する場合に、割り込み処理プログラムの実行の前
後で、プログラム実行状態を示すフラグとプログラムア
ドレスの退避および復帰が必要となる。さらに割り込み
処理プログラムでは、転送回数のカウント、転送終了の
判断、および次回割り込みの許可などのプログラムが必
要となる。
り転送する場合に、割り込み処理プログラムの実行の前
後で、プログラム実行状態を示すフラグとプログラムア
ドレスの退避および復帰が必要となる。さらに割り込み
処理プログラムでは、転送回数のカウント、転送終了の
判断、および次回割り込みの許可などのプログラムが必
要となる。
以上のことは、マイコンを使用して構成されるシステム
において一般的に動作上重要なデータ転送処理が頻繁に
発生すると、ＣＰＵの効率を低下させるということを意
味している。特に、ｌ処理あたり１ワードの転送の場合
、最も効率が悪い。
において一般的に動作上重要なデータ転送処理が頻繁に
発生すると、ＣＰＵの効率を低下させるということを意
味している。特に、ｌ処理あたり１ワードの転送の場合
、最も効率が悪い。
さらに前記手法とハードウェアを用いてデータ転送の効
率向上を図ると、ソフトウェアプログラマの負担が増大
する。
率向上を図ると、ソフトウェアプログラマの負担が増大
する。
本発明は前記従来の問題点を解決するもので、ある特定
の命令実行または割り込み処理等の要因により、自動的
にデータの転送を、さらにはある任意に設定された時間
間隔で自動的にデータの転送を行うことを目的とするも
のである。
の命令実行または割り込み処理等の要因により、自動的
にデータの転送を、さらにはある任意に設定された時間
間隔で自動的にデータの転送を行うことを目的とするも
のである。
課題を解決するための手段
本発明のデータ転送回路は、ＣＰＵと、プログラムを格
納するプログラムメモリと、データを格納するデータメ
モリと、周辺部からの割り込み信号により割り込みを制
御する割り込み制御部と、転送回数レジスタ、データ転
送のメモリアドレスレジスタおよび転送制御レジスタを
含むデータ転送制御部、さらにはカウンタを含んだデー
タ転送制御部およびこれらを接続するデータバスを備え
たものである。
納するプログラムメモリと、データを格納するデータメ
モリと、周辺部からの割り込み信号により割り込みを制
御する割り込み制御部と、転送回数レジスタ、データ転
送のメモリアドレスレジスタおよび転送制御レジスタを
含むデータ転送制御部、さらにはカウンタを含んだデー
タ転送制御部およびこれらを接続するデータバスを備え
たものである。
作用
本発明のデータ転送回路によれば、データ転送制御部を
設けることにより、プログラム実行状態を示すフラグと
プログラムアドレスをメモリに退避させることな（自動
的にデータ転送を行うことができる。
設けることにより、プログラム実行状態を示すフラグと
プログラムアドレスをメモリに退避させることな（自動
的にデータ転送を行うことができる。
実施例
以下、本第１の発明のデータ転送回路の実施例について
、第１図に示したブロック図を参照しながら説明する。
、第１図に示したブロック図を参照しながら説明する。
この回路は、ＣＰＵ１、割り込み制御部２、プログラム
メモリ３、スタック領域４１を含んだデータメモリ４、
周辺部５、転送回数レジスタ６１と転送源アドレスポイ
ンタ６２と転送先アドレスポインタ６３および転送制御
レジスタを含んだデータ転送制御部および各ブロックを
接続するデータバス１００より構成され、ＣＰＵＩから
割り込み処理中を示す信号１０１、ＣＰＵＩからデータ
転送処理中を示す信号１０２、割り込み制御部２から割
り込み処理を要求する信号２０１、周辺部５から割り込
み信号５０１、データ転送制御部６からデータ転送終了
割り込み信号６０１およびデータ転送制御部６からデー
タ転送処理を要求する信号６０２が出力される。
メモリ３、スタック領域４１を含んだデータメモリ４、
周辺部５、転送回数レジスタ６１と転送源アドレスポイ
ンタ６２と転送先アドレスポインタ６３および転送制御
レジスタを含んだデータ転送制御部および各ブロックを
接続するデータバス１００より構成され、ＣＰＵＩから
割り込み処理中を示す信号１０１、ＣＰＵＩからデータ
転送処理中を示す信号１０２、割り込み制御部２から割
り込み処理を要求する信号２０１、周辺部５から割り込
み信号５０１、データ転送制御部６からデータ転送終了
割り込み信号６０１およびデータ転送制御部６からデー
タ転送処理を要求する信号６０２が出力される。
以上のように構成された本実施例のデータ転送回路につ
いて、以下その動作を説明する。
いて、以下その動作を説明する。
まず、周辺部５において、ある処理が終了したとき、周
辺部５は割り込み信号５０１を出す。データ転送制御部
６は割り込み信号５０１を受理し、その信号が転送制御
レジスタ６４により選択されていて転送回数レジスタ６
１がＯでないならば、データ転送処理を要求する信号６
０２をＣＰＵＩに対して出力する。ＣＰＵＩはデータ転
送処理を要求する信号６０２を受理し、プログラムメモ
リ３に格納されているプログラムの実行を中断し、マイ
クロプログラムに予め準備されたデータ転送処理プログ
ラムを実行させる。データ転送処理ルーチンでは、デー
タ転送制御部６の情報がデータバス１００によりＣＰＵ
Ｉに取り込まれ、データメモリ４において、転送源アド
レスポインタ６２の示すメモリアドレスのデータを転送
先アドレスポインタ６３の示すメモリアドレスに格納す
る。
辺部５は割り込み信号５０１を出す。データ転送制御部
６は割り込み信号５０１を受理し、その信号が転送制御
レジスタ６４により選択されていて転送回数レジスタ６
１がＯでないならば、データ転送処理を要求する信号６
０２をＣＰＵＩに対して出力する。ＣＰＵＩはデータ転
送処理を要求する信号６０２を受理し、プログラムメモ
リ３に格納されているプログラムの実行を中断し、マイ
クロプログラムに予め準備されたデータ転送処理プログ
ラムを実行させる。データ転送処理ルーチンでは、デー
タ転送制御部６の情報がデータバス１００によりＣＰＵ
Ｉに取り込まれ、データメモリ４において、転送源アド
レスポインタ６２の示すメモリアドレスのデータを転送
先アドレスポインタ６３の示すメモリアドレスに格納す
る。
この間、ＣＰＵ１よりデータ転送制御部６にデータ転送
処理中を示す信号１０２が送られる。データ転送終了後
に転送回数レジスタ６１を１減らし、元のプログラム実
行に復帰させる。転送回数レジスタ６１が０になった場
合は、データ転送制御部６から割り込み制御部２へ、デ
ータ転送終了割り込み信号６０１が送られ、データ転送
が終了する。
処理中を示す信号１０２が送られる。データ転送終了後
に転送回数レジスタ６１を１減らし、元のプログラム実
行に復帰させる。転送回数レジスタ６１が０になった場
合は、データ転送制御部６から割り込み制御部２へ、デ
ータ転送終了割り込み信号６０１が送られ、データ転送
が終了する。
次に、本第２の発明のデータ転送回路の実施例について
第２図に示したブロック図を参照しながら説明する。
第２図に示したブロック図を参照しながら説明する。
このブロック図は、第１図に示したデータ転送回路のデ
ータ転送制御部６に、さらにカウンタ６５を追加した構
成である。
ータ転送制御部６に、さらにカウンタ６５を追加した構
成である。
以上のように構成された実施例のデータ転送回路につい
て、以下その動作を説明する。
て、以下その動作を説明する。
まず、周辺部５において、ある処理が終了したとき、周
辺部５は割り込み信号５０１を出す。データ転送制御部
６は割り込み信号５０１を受理し、その信号が転送制御
レジスタ６４により選択されていて転送回数レジスタ６
１がＯでないならば、カウンタ６５に対して起動をかけ
る。カウンタ６５が設定値よりオーバフローする毎にデ
ータ転送処理を要求する信号６０２を一定時間間隔でＣ
ＰＵＩに対して出す。ＣＰＵＩはデータ転送処理を要求
する信号６０２を受理し、プログラムメモリ３に格納さ
れているプログラムの実行を中断し、マイクロプログラ
ムに予め準備されたデータ転送処理プログラムを起動さ
せる。データ転送処理ルーチンでは、データ転送制御部
６の情報がデータバス１００によりＣＰＵＩに取り込ま
れ、データメモリ４において、転送源アドレスポインタ
６２の示すメモリアドレスのデータを転送先アドレスポ
インタ６３の示すメモリアドレスに格納する。この間、
ＣＰＵＩよりデータ転送制御部６にデータ転送処理中を
示す信号１０２が送られる。
辺部５は割り込み信号５０１を出す。データ転送制御部
６は割り込み信号５０１を受理し、その信号が転送制御
レジスタ６４により選択されていて転送回数レジスタ６
１がＯでないならば、カウンタ６５に対して起動をかけ
る。カウンタ６５が設定値よりオーバフローする毎にデ
ータ転送処理を要求する信号６０２を一定時間間隔でＣ
ＰＵＩに対して出す。ＣＰＵＩはデータ転送処理を要求
する信号６０２を受理し、プログラムメモリ３に格納さ
れているプログラムの実行を中断し、マイクロプログラ
ムに予め準備されたデータ転送処理プログラムを起動さ
せる。データ転送処理ルーチンでは、データ転送制御部
６の情報がデータバス１００によりＣＰＵＩに取り込ま
れ、データメモリ４において、転送源アドレスポインタ
６２の示すメモリアドレスのデータを転送先アドレスポ
インタ６３の示すメモリアドレスに格納する。この間、
ＣＰＵＩよりデータ転送制御部６にデータ転送処理中を
示す信号１０２が送られる。
データ転送終了後に転送回数レジスタ６１を１減らし、
元のプログラム実行に復帰させる。転送回数レジスタ６
１がＯになった場合は、データ転送制御部６から割り込
み制御部２へ、データ転送終了割り込み信号６０１が送
られ、データ転送が終了する。
元のプログラム実行に復帰させる。転送回数レジスタ６
１がＯになった場合は、データ転送制御部６から割り込
み制御部２へ、データ転送終了割り込み信号６０１が送
られ、データ転送が終了する。
以上のように本実施例によれば、データ転送制御部を備
えたことにより、ＣＰＵの処理効率を向上させ、ソフト
ウェアおよびプログラマの負担を軽減させることができ
る。
えたことにより、ＣＰＵの処理効率を向上させ、ソフト
ウェアおよびプログラマの負担を軽減させることができ
る。
なお、転送源アドレスポインタ６２と転送先アドレスポ
インタ６３を１回のデータ転送処理毎に１増やすことを
、ソフトウェアにより選択的に行えば、データメモリ４
において別々のメモリ領域間のデータ転送を行うことが
できる。
インタ６３を１回のデータ転送処理毎に１増やすことを
、ソフトウェアにより選択的に行えば、データメモリ４
において別々のメモリ領域間のデータ転送を行うことが
できる。
さらに、周辺部５からの割り込み信号５０１による転送
要因によらず、データ転送処理を要求する信号６０２を
データ転送制御部６より連続的に出すことを。ソフトウ
ェアにより選択的に行えば、ソフトウェアで制御できる
連続的なデータ転送を行うことができる。
要因によらず、データ転送処理を要求する信号６０２を
データ転送制御部６より連続的に出すことを。ソフトウ
ェアにより選択的に行えば、ソフトウェアで制御できる
連続的なデータ転送を行うことができる。
発明の効果
本発明は、マイクロプログラム内に準備されたデータ転
送処理プログラムと転送データの量を示す転送回数レジ
スタ、データ転送のメモリアドレスレジスタおよび、転
送起動の要因等を制御する転送制御レジスタを含むデー
タ転送制御部をマイクロコンピュータ内に内蔵すること
で、割り込みのため中断されたプログラムの実行状態を
示すフラグとプログラムアドレスをスタック領域に退避
させることな（、自動的にデータの転送を行うことがで
きるので効率よくデータ転送ができる。この結果、ソフ
トウェアプログラマの負担を低減させることができる。
送処理プログラムと転送データの量を示す転送回数レジ
スタ、データ転送のメモリアドレスレジスタおよび、転
送起動の要因等を制御する転送制御レジスタを含むデー
タ転送制御部をマイクロコンピュータ内に内蔵すること
で、割り込みのため中断されたプログラムの実行状態を
示すフラグとプログラムアドレスをスタック領域に退避
させることな（、自動的にデータの転送を行うことがで
きるので効率よくデータ転送ができる。この結果、ソフ
トウェアプログラマの負担を低減させることができる。
さらに、転送制御部にカウンタを備えることにより、任
意に設定された時間間隔で自動的にデータの転送を行う
ことができる。
意に設定された時間間隔で自動的にデータの転送を行う
ことができる。
第１図は本第１の発明のデータ転送回路の実施例を示す
ブロック図、第２図は本第２の発明のデータ転送回路の
実施例を示すブロック図、第３図は従来のデータ転送回
路のブロック図である。 １・・・・・・中央処理装置（ＣＰＵ）、２・・・・・
・割り込み制御部、３・・・・・・プログラムメモリ、
４・・・・・・データメモリ、５・・・・・・周辺部、
６・・・・・・データ転送制御部、４１・・・・・・ス
タック領域、６１・・・・・・転送回数レジスタ、６２
・・・・・・転送源アドレスポインタ、６３・・・・・
・転送先アドレスポインタ、６４・・・・・・転送制御
レジスタ、６５・・・・・・カウンタ、１００・・・・
・・データバス、１０１・・・・・・割り込み処理中を
示す信号、１０２・・・・・・データ転送処理中を示す
信号、２０１・・・・・・割り込み処理を要求する信号
、５０１・・・・・・割り込み信号、６０１・・・・・
・データ転送終了割り込み信号、６０２・・・・・・デ
ータ転送処理を要求する信号。
ブロック図、第２図は本第２の発明のデータ転送回路の
実施例を示すブロック図、第３図は従来のデータ転送回
路のブロック図である。 １・・・・・・中央処理装置（ＣＰＵ）、２・・・・・
・割り込み制御部、３・・・・・・プログラムメモリ、
４・・・・・・データメモリ、５・・・・・・周辺部、
６・・・・・・データ転送制御部、４１・・・・・・ス
タック領域、６１・・・・・・転送回数レジスタ、６２
・・・・・・転送源アドレスポインタ、６３・・・・・
・転送先アドレスポインタ、６４・・・・・・転送制御
レジスタ、６５・・・・・・カウンタ、１００・・・・
・・データバス、１０１・・・・・・割り込み処理中を
示す信号、１０２・・・・・・データ転送処理中を示す
信号、２０１・・・・・・割り込み処理を要求する信号
、５０１・・・・・・割り込み信号、６０１・・・・・
・データ転送終了割り込み信号、６０２・・・・・・デ
ータ転送処理を要求する信号。
Claims (2)
- （１）中央処理装置と、プログラムを格納するプログラ
ムメモリと、データを格納するデータメモリと、周辺部
からの割り込み信号により割り込みを制御する割り込み
制御部と、転送回数レジスタ、データ転送のメモリアド
レスレジスタおよび転送制御レジスタを含むデータ転送
制御部およびこれらを接続するデータバスを備えたこと
を特徴とするデータ転送回路。 - （２）中央処理装置と、プログラムを格納するプログラ
ムメモリと、データを格納するデータメモリと、周辺部
からの割り込み信号により割り込みを制御する割り込み
制御部と、転送回数レジスタ、データ転送のメモリアド
レスレジスタ、転送制御レジスタおよびカウンタを含む
データ転送制御部およびこれらを接続するデータバスを
備え、前記データメモリにおいて任意に設定された時間
間隔でデータの転送を行うことを特徴とするデータ転送
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050341A JPH02228754A (ja) | 1989-03-01 | 1989-03-01 | データ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050341A JPH02228754A (ja) | 1989-03-01 | 1989-03-01 | データ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02228754A true JPH02228754A (ja) | 1990-09-11 |
Family
ID=12856217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1050341A Pending JPH02228754A (ja) | 1989-03-01 | 1989-03-01 | データ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02228754A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621031A (ja) * | 1985-03-25 | 1987-01-07 | Hitachi Ltd | デ−タ処理装置 |
| JPS62152061A (ja) * | 1985-12-26 | 1987-07-07 | Nec Corp | マイクロプロセツサ |
-
1989
- 1989-03-01 JP JP1050341A patent/JPH02228754A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621031A (ja) * | 1985-03-25 | 1987-01-07 | Hitachi Ltd | デ−タ処理装置 |
| JPS62152061A (ja) * | 1985-12-26 | 1987-07-07 | Nec Corp | マイクロプロセツサ |
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