JPH02228759A - ディジタル・データ転送装置 - Google Patents
ディジタル・データ転送装置Info
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- JPH02228759A JPH02228759A JP1050525A JP5052589A JPH02228759A JP H02228759 A JPH02228759 A JP H02228759A JP 1050525 A JP1050525 A JP 1050525A JP 5052589 A JP5052589 A JP 5052589A JP H02228759 A JPH02228759 A JP H02228759A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本願発明は、クロック周波数の異なるシステム間でディ
ジタル・データを転送するディジタル・データ転送装置
に関する。
ジタル・データを転送するディジタル・データ転送装置
に関する。
［従来の技術］
クロック周波数は同じであるが同期の異なるシステム間
でのディジタル・データ転送装置は、従来、第７図に示
すような構成になっていた。第７図において、１０はｍ
ビットのディジタル・データの入力端子、１２は入力端
子１０の入力データをラッチするＤ型フリップ・フロッ
プ（以下、Ｄ−ＦＦと記す。）、１４は入力と出力を非
同期で行えるシフト・レジスタ、１６はシフト・レジス
タ１４の出力データをラッチするＤ−ＦＦ、 １８はデ
ィジタル・データの出力端子、２０．２２はデータ転送
クロックの入力端子、２４はクロック入力端子２０のク
ロックを反転するインバータである。
でのディジタル・データ転送装置は、従来、第７図に示
すような構成になっていた。第７図において、１０はｍ
ビットのディジタル・データの入力端子、１２は入力端
子１０の入力データをラッチするＤ型フリップ・フロッ
プ（以下、Ｄ−ＦＦと記す。）、１４は入力と出力を非
同期で行えるシフト・レジスタ、１６はシフト・レジス
タ１４の出力データをラッチするＤ−ＦＦ、 １８はデ
ィジタル・データの出力端子、２０．２２はデータ転送
クロックの入力端子、２４はクロック入力端子２０のク
ロックを反転するインバータである。
送信側から送られたｍビット・データは入力端子１０に
人力し、送信側データ転送クロックが端子２０に入力す
る。Ｄ−ＦＦＩ ２はこの送信側データ転送クロックに
従って入力端子１０のデータをラッチし、シフト・レジ
スタ１４に出力する。シフト・レジスタ１４は端子２０
のクロックに従って取り込み、端子２２の受信側データ
転送クロックに従って出力する。Ｄ−ＦＦ１６は端子２
２の受信側データ転送クロックに従ってシフト・レジス
タ１４の出力データをラッチし、出力端子１８に出力す
る。このようにして、非同期システム間でのデータ転送
が行われる。なお、送信側から送られてくるデータのタ
イミングとしては、データ転送クロックの立ち上がりで
変化するものとする。
人力し、送信側データ転送クロックが端子２０に入力す
る。Ｄ−ＦＦＩ ２はこの送信側データ転送クロックに
従って入力端子１０のデータをラッチし、シフト・レジ
スタ１４に出力する。シフト・レジスタ１４は端子２０
のクロックに従って取り込み、端子２２の受信側データ
転送クロックに従って出力する。Ｄ−ＦＦ１６は端子２
２の受信側データ転送クロックに従ってシフト・レジス
タ１４の出力データをラッチし、出力端子１８に出力す
る。このようにして、非同期システム間でのデータ転送
が行われる。なお、送信側から送られてくるデータのタ
イミングとしては、データ転送クロックの立ち上がりで
変化するものとする。
［発明が解決しようとする課題］
しかし従来例では、周波数の異なるシステム間ではデー
タを転送できない。例えば、送信側のデータ転送クロッ
クの周波数が受信側のデータ転送クロックの周波数より
も高い場合には、シフト・レジスタ１４がオーバーフロ
ーを起こし、その逆の場合には、シフト・レジスタ１４
が空になるからである。
タを転送できない。例えば、送信側のデータ転送クロッ
クの周波数が受信側のデータ転送クロックの周波数より
も高い場合には、シフト・レジスタ１４がオーバーフロ
ーを起こし、その逆の場合には、シフト・レジスタ１４
が空になるからである。
そこで本願発明は、周波数の異なるシステム間でのデー
タ転送を行えるディジタル・データ転送装置を提示する
ことを目的とする。
タ転送を行えるディジタル・データ転送装置を提示する
ことを目的とする。
［課題を解決するための手段］
本願第１の発明に係るディジタル・データ転送装置は、
第１の転送クロックに同期して転送されているディジタ
ル・データを当該第１の転送クロックの１／２以下の周
波数を有する第２の転送クロックにより転送するための
装置であって、当該第２の転送クロックを当該第１の転
送クロックにより遅延する遅延手段と、当該遅延手段の
出力するクロックにより当該ディジタル・データを転送
する第１のレジスタと、当該第２の転送クロックにより
当該第１のレジスタの出力を転送する第２のレジスタと
を備えることを特徴としている。
第１の転送クロックに同期して転送されているディジタ
ル・データを当該第１の転送クロックの１／２以下の周
波数を有する第２の転送クロックにより転送するための
装置であって、当該第２の転送クロックを当該第１の転
送クロックにより遅延する遅延手段と、当該遅延手段の
出力するクロックにより当該ディジタル・データを転送
する第１のレジスタと、当該第２の転送クロックにより
当該第１のレジスタの出力を転送する第２のレジスタと
を備えることを特徴としている。
また本願第２の発明に係るディジタル・データ転送装置
は、第１の転送クロックに同期して転送されているディ
ジタル・データを当該第１の転送クロックの２倍以上の
周波数を有する第２の転送クロックにより転送するため
の装置であって、当該第１の転送クロックを当該第２の
転送クロックにより遅延する遅延手段と、当該第１の転
送クロックにより入力データを転送する第１のレジスタ
と、当該遅延手段の出力するクロックにより当該第１の
レジスタの出力を転送する第２のレジスタとを備えるこ
とを特徴としている。
は、第１の転送クロックに同期して転送されているディ
ジタル・データを当該第１の転送クロックの２倍以上の
周波数を有する第２の転送クロックにより転送するため
の装置であって、当該第１の転送クロックを当該第２の
転送クロックにより遅延する遅延手段と、当該第１の転
送クロックにより入力データを転送する第１のレジスタ
と、当該遅延手段の出力するクロックにより当該第１の
レジスタの出力を転送する第２のレジスタとを備えるこ
とを特徴としている。
更に、本願第３の発明に係るディジタル・データ転送装
置は、第１の転送クロックに同期して転送されているデ
ィジタル・データを当該第１の転送クロックとは異なる
周波数を有する第２の転送クロックにより転送するため
の装置であって、当該第１及び第２の転送クロックの高
い方の周波数の２倍以上の周波数を有する第３のクロッ
クにより当該第１の転送クロックを遅延する第１の遅延
手段と、当該第１の転送クロックにより入力データを転
送する第１のレジスタと、当該遅延手段の出力するタロ
ツクにより当該第１のレジスタの出力を転送する第２の
レジスタと、当該第３のクロックにより当該第２の転送
クロックを遅延する第２の遅延手段と、当該第２の遅延
手段の出力するクロックにより当該第２のレジスタの出
力を転送する第３のレジスタと、当該第２の転送クロッ
クにより前記第３のレジスタの出力を転送する第４のレ
ジスタとを備えることを特徴としている。
置は、第１の転送クロックに同期して転送されているデ
ィジタル・データを当該第１の転送クロックとは異なる
周波数を有する第２の転送クロックにより転送するため
の装置であって、当該第１及び第２の転送クロックの高
い方の周波数の２倍以上の周波数を有する第３のクロッ
クにより当該第１の転送クロックを遅延する第１の遅延
手段と、当該第１の転送クロックにより入力データを転
送する第１のレジスタと、当該遅延手段の出力するタロ
ツクにより当該第１のレジスタの出力を転送する第２の
レジスタと、当該第３のクロックにより当該第２の転送
クロックを遅延する第２の遅延手段と、当該第２の遅延
手段の出力するクロックにより当該第２のレジスタの出
力を転送する第３のレジスタと、当該第２の転送クロッ
クにより前記第３のレジスタの出力を転送する第４のレ
ジスタとを備えることを特徴としている。
［作用］
上記第１の発明によれば第１のレジスタの転送タイミン
グと第２のレジスタの転送タイミングとの関係が第２の
レジスタにおいてデータ転送ミスが生じることはない関
係となる。従って、第１の転送クロックに同期して転送
されているディジタル・データを当該第１の転送クロッ
クの１７２以下の周波数を有する第２の転送クロックに
より確実に転送することが可能となった。
グと第２のレジスタの転送タイミングとの関係が第２の
レジスタにおいてデータ転送ミスが生じることはない関
係となる。従って、第１の転送クロックに同期して転送
されているディジタル・データを当該第１の転送クロッ
クの１７２以下の周波数を有する第２の転送クロックに
より確実に転送することが可能となった。
また、上記第２の発明によれば第１のレジスタの転送タ
イミングと第２のレジスタの転送タイミングとの関係が
第２のレジスタにおいてデータ転送ミスが生じることは
ない関係となる。従って、第１の転送クロックに同期し
て転送されているディジタル・データを当該第１の転送
クロックの２倍以上の周波数を有する第２の転送クロッ
クにより確実に転送することが可能となった。
イミングと第２のレジスタの転送タイミングとの関係が
第２のレジスタにおいてデータ転送ミスが生じることは
ない関係となる。従って、第１の転送クロックに同期し
て転送されているディジタル・データを当該第１の転送
クロックの２倍以上の周波数を有する第２の転送クロッ
クにより確実に転送することが可能となった。
更に、上記第３の発明によれば第１のレジスタの転送タ
イミングと第２のレジスタの転送タイミングとの関係、
第２のレジスタの転送タイミングと第３のレジスタの転
送タイミングとの関係、第３のレジスタの転送タイミン
グと第４のレジスタの転送タイミングとの関係が、夫々
第２、第３、第４のレジスタにおいてデータ転送ミスが
生じることはない関係となる。従って、第１の転送クロ
ックに同期して転送されているディジタル・データを当
該第１の転送クロックとは周波数の異なる第２の転送ク
ロックにより確実に転送することが可能となった。
イミングと第２のレジスタの転送タイミングとの関係、
第２のレジスタの転送タイミングと第３のレジスタの転
送タイミングとの関係、第３のレジスタの転送タイミン
グと第４のレジスタの転送タイミングとの関係が、夫々
第２、第３、第４のレジスタにおいてデータ転送ミスが
生じることはない関係となる。従って、第１の転送クロ
ックに同期して転送されているディジタル・データを当
該第１の転送クロックとは周波数の異なる第２の転送ク
ロックにより確実に転送することが可能となった。
［実施例］
以下、図面を参照して本願発明の詳細な説明する。
第１図は本願発明の一実施例の構成ブロック図を示す。
３０はｍビット・データの入力端子、３２．３４，３６
．３８はｍビット・データをラッチするＤ−ＦＦ、 ４
０はｍビット・データの出力端子、４２は送信側データ
転送クロック（第２の発明、第３の発明における第１の
転送クロック）の入力端子、４４は受信側データ転送ク
ロック（第１の発明、第３の発明における第２の転送り
゛ロック）の入力端子、４６は入力端子４２のクロック
を反転するインバータ、４８．５０は遅延回路、５２は
遅延回路４８．５０を制御するクロック（第１の発明に
おける第１の転送クロック、第２の発明における第２の
転送クロック）の入力端子である。
．３８はｍビット・データをラッチするＤ−ＦＦ、 ４
０はｍビット・データの出力端子、４２は送信側データ
転送クロック（第２の発明、第３の発明における第１の
転送クロック）の入力端子、４４は受信側データ転送ク
ロック（第１の発明、第３の発明における第２の転送り
゛ロック）の入力端子、４６は入力端子４２のクロック
を反転するインバータ、４８．５０は遅延回路、５２は
遅延回路４８．５０を制御するクロック（第１の発明に
おける第１の転送クロック、第２の発明における第２の
転送クロック）の入力端子である。
なお、入力端子５２のクロックは、送信側データ転送ク
ロック（入力端子４２のクロック）の周波数及び受信側
データ転送クロック（入力端子４４のクロック）の周波
数の高い方の周波数の２倍以上の周波数を持っている。
ロック（入力端子４２のクロック）の周波数及び受信側
データ転送クロック（入力端子４４のクロック）の周波
数の高い方の周波数の２倍以上の周波数を持っている。
第１図の動作を説明する。送信側から送られてきたｍビ
ット・データは、入力端子３０に入力し、送信側データ
転送クロックは入力端子４２に入力する。入力端子４２
のクロックはインバータ４６により反転され、Ｄ−ＦＦ
３２は、インバータ４６の出力５４に従い入力端子３０
の入力データをラッチし、次段のＤ−ＦＦ３４に出力す
る。インバータ４６の出力は遅延回路４８で遅延され、
Ｄ−ＦＦ３４にクロック５６として印加される。Ｄ−Ｆ
Ｆ３４はこのクロック５６に従いＤ−ＦＦ３２の出力を
ラッチして、Ｄ−ＦＦ３６に転送する。
ット・データは、入力端子３０に入力し、送信側データ
転送クロックは入力端子４２に入力する。入力端子４２
のクロックはインバータ４６により反転され、Ｄ−ＦＦ
３２は、インバータ４６の出力５４に従い入力端子３０
の入力データをラッチし、次段のＤ−ＦＦ３４に出力す
る。インバータ４６の出力は遅延回路４８で遅延され、
Ｄ−ＦＦ３４にクロック５６として印加される。Ｄ−Ｆ
Ｆ３４はこのクロック５６に従いＤ−ＦＦ３２の出力を
ラッチして、Ｄ−ＦＦ３６に転送する。
入力端子４４には受信側データ転送クロックが入力され
ており、遅延回路５０は入力端子５２のクロックにより
、当該受信側データ転送クロックを遅延し、Ｄ−ＦＦ３
６にクロック５８として印加する。Ｄ−ＦＦ３６はこの
クロック５８に従い、Ｄ−ＦＦ ３４の出力をラッチし
、Ｄ−ＦＦ３８に転送する。Ｄ−ＦＦ３８は、入力端子
４４の受信側データ転送クロックに従いＤ−ＦＦ３６の
出力をラッチし、出力端子４０に出力する。
ており、遅延回路５０は入力端子５２のクロックにより
、当該受信側データ転送クロックを遅延し、Ｄ−ＦＦ３
６にクロック５８として印加する。Ｄ−ＦＦ３６はこの
クロック５８に従い、Ｄ−ＦＦ ３４の出力をラッチし
、Ｄ−ＦＦ３８に転送する。Ｄ−ＦＦ３８は、入力端子
４４の受信側データ転送クロックに従いＤ−ＦＦ３６の
出力をラッチし、出力端子４０に出力する。
本実施例の特徴は、Ｄ−ＦＦ３２，３４，３６．３８の
クロック５４，５６，５８．６０を所定の関係にする遅
延回路５６．６０を設けた点にある。
クロック５４，５６，５８．６０を所定の関係にする遅
延回路５６．６０を設けた点にある。
これらのクロック５４，５６，５８．６０がどのような
関係にあるべきかを次に説明する。第２図において、６
２はｍビット・データの入力端子、６４．６６はＤ−Ｆ
Ｆ、 ６８はｍビット・データの出力端子、７０はＤ−
ＦＦ６４へのクロックＣＩの入力端子、７２はＤ−ＦＦ
６６へのクロックＣ２の入力端子である。この回路で、
クロックＣ２によるラッチが正常に動作するには、第３
図のタイミング・チャートで、 （条件１ ） ｔ 、、＋ ｔ 、、、≦Ｉｔ≦Ｔ
１であるか、又は、第４図のタイミング・チャートにお
いて、 （条件２） ｔ、、＋ｔ、、≦’ｒａｔ≦Ｔ。
関係にあるべきかを次に説明する。第２図において、６
２はｍビット・データの入力端子、６４．６６はＤ−Ｆ
Ｆ、 ６８はｍビット・データの出力端子、７０はＤ−
ＦＦ６４へのクロックＣＩの入力端子、７２はＤ−ＦＦ
６６へのクロックＣ２の入力端子である。この回路で、
クロックＣ２によるラッチが正常に動作するには、第３
図のタイミング・チャートで、 （条件１ ） ｔ 、、＋ ｔ 、、、≦Ｉｔ≦Ｔ
１であるか、又は、第４図のタイミング・チャートにお
いて、 （条件２） ｔ、、＋ｔ、、≦’ｒａｔ≦Ｔ。
のどちらかを満たす必要がある。但し、１＝１２、Ｔ、
はクロックＣ１の周期、Ｔ、はクロックＣｍの周期、ｔ
、４はＤ−ＦＦ６４，６６の伝搬遅延時間、ｔ ｍｕは
Ｄ−ＦＦ６４． ６６のデータ・セットアツプ時間であ
る。条件１はクロックＣ１の周期Ｔ、が既知のときに用
い、条件２はクロックＣ２の周期Ｔ、が既知のときに用
いる。
はクロックＣ１の周期、Ｔ、はクロックＣｍの周期、ｔ
、４はＤ−ＦＦ６４，６６の伝搬遅延時間、ｔ ｍｕは
Ｄ−ＦＦ６４． ６６のデータ・セットアツプ時間であ
る。条件１はクロックＣ１の周期Ｔ、が既知のときに用
い、条件２はクロックＣ２の周期Ｔ、が既知のときに用
いる。
条件１又は条件２による条件は、以下の条件と等価であ
る。即ち こと。
る。即ち こと。
条件３は、クロックＣＩ、 Ｃ＊の周期が既知でも未知
でも利用できる。
でも利用できる。
以上により、従属接続のＤ−ＦＦのクロックの時間差が
条件１〜３の何れかを満たせばよいことが理解できよう
。このような条件を満たす遅延回路４８．５０とは、そ
れぞれを１ビツトのＤ−ＦＦで構成したものであり、こ
のＤ−ＦＦのクロックの周波数は、前記の通り、送信側
データ転送クロックと受信側データ転送クロックの高い
方の周波数の２倍以上であればよい。但し、これはデユ
ーティ−を５０％と仮定した場合であり、人力のクロッ
クを間引かずに遅延するための最低限の周波数である。
条件１〜３の何れかを満たせばよいことが理解できよう
。このような条件を満たす遅延回路４８．５０とは、そ
れぞれを１ビツトのＤ−ＦＦで構成したものであり、こ
のＤ−ＦＦのクロックの周波数は、前記の通り、送信側
データ転送クロックと受信側データ転送クロックの高い
方の周波数の２倍以上であればよい。但し、これはデユ
ーティ−を５０％と仮定した場合であり、人力のクロッ
クを間引かずに遅延するための最低限の周波数である。
データ転送クロックのデユーティが５０％からずれたと
きには更に高い周波数が必要になる。
きには更に高い周波数が必要になる。
第１図において、端子４２の送信側データ転送クロック
の周期をＴ 、、端子４４の受信側データ転送クロック
の周期をＴ５、端子５２のクロックの周期をＴ６とする
と、クロック５４に対するクロック５６の遅延時間τ８
、クロック５６に対するクロック５８の遅延時間τ２、
及び、クロック５８に対するクロック６０の遅延時間τ
、は、次のようになる。
の周期をＴ 、、端子４４の受信側データ転送クロック
の周期をＴ５、端子５２のクロックの周期をＴ６とする
と、クロック５４に対するクロック５６の遅延時間τ８
、クロック５６に対するクロック５８の遅延時間τ２、
及び、クロック５８に対するクロック６０の遅延時間τ
、は、次のようになる。
１ 、、＋ １ 、、≦τ１＜ Ｔ −＋ ｔ 、、＋
ｔ 、ｕＴ＊ ＝ｎＴ、（ｎ＝０．１，２． ・−
）τ ＠＞Ｔｂ Ｔｔ ｔａｕ ｔ
、。
ｔ 、ｕＴ＊ ＝ｎＴ、（ｎ＝０．１，２． ・−
）τ ＠＞Ｔｂ Ｔｔ ｔａｕ ｔ
、。
τ、≦Ｔ＞ ｔ−ｔ、ｄ
ここで、
Ｔ１ ≦’ｒ、／２．Ｔｂ ／２
である。また、”、＋ｔ、ｕは一般的に非常に小さく、
１ 、、＋ １ 、、≦Ｔ、／２と考えられる。従って
、ｔ ｅａ ＋ ｔ−−≦τ、＜Ｔｌ ｒ ＊ ＝ ｎ Ｔ 、 （ｎ ＝０．１，２
．・−）ｔ 、、＋ ｔ ｓｖ≦τ、≦Ｔ。
１ 、、＋ １ 、、≦Ｔ、／２と考えられる。従って
、ｔ ｅａ ＋ ｔ−−≦τ、＜Ｔｌ ｒ ＊ ＝ ｎ Ｔ 、 （ｎ ＝０．１，２
．・−）ｔ 、、＋ ｔ ｓｖ≦τ、≦Ｔ。
となる。これらの式は、前述の条件１〜３を満足してお
り、ｍビットのディジタル・データを確実に転送できる
。
り、ｍビットのディジタル・データを確実に転送できる
。
第５図は遅延回路４８の具体的構成例のブロック図を示
す。７４は端子５２のクロックに従って動作するＤ−Ｆ
Ｆ、 ７６は固定遅延時間ｔ、の遅延素子である。この
場合、 τ、≧１ 、、＋ １□＋ｔ。
す。７４は端子５２のクロックに従って動作するＤ−Ｆ
Ｆ、 ７６は固定遅延時間ｔ、の遅延素子である。この
場合、 τ、≧１ 、、＋ １□＋ｔ。
τ＋ ＜Ｔ、＋ｔｐ、＋ｔ、１１＋ｔ。
ｒ ２ ＝ｎ Ｔ ａ ｔ ｇ （ｎ ＝０
．１，２ｓ・１τｓ＞Ｔｂ Ｔ−ｔ−、ｔｐａ τ、≦Ｔｂ ｔ−ｔ、。
．１，２ｓ・１τｓ＞Ｔｂ Ｔ−ｔ−、ｔｐａ τ、≦Ｔｂ ｔ−ｔ、。
となる。ここで、ｔｐ≦Ｔｃ／２であれば、上記式は前
述の条件１〜３の何れかを満足する。
述の条件１〜３の何れかを満足する。
上記実施例は本願第１、第２、第３の発明の全てに対応
する実施例を示したが、例えば第１、第２の発明単独の
構成についても同様に構成できる。
する実施例を示したが、例えば第１、第２の発明単独の
構成についても同様に構成できる。
第６図は本願第１の発明の実施例の構成ブロック図を示
す。第１図と同じ構成要素には同じ符号を付しである。
す。第１図と同じ構成要素には同じ符号を付しである。
第１図との比較から分かるように、第６図は、第１図の
Ｄ−ＦＦ３２，３４、クロック入力端子４２、インバー
タ４６及び遅延回路４８を省略した構成になっている。
Ｄ−ＦＦ３２，３４、クロック入力端子４２、インバー
タ４６及び遅延回路４８を省略した構成になっている。
この構成では、送信側からのディジタル・データが、端
子５２のクロック（第１の転送クロック）を分周したク
ロツクに同期して、入力端子３０に入力する場合に適用
可能であり、端子５２のクロックの周波数が、端子４４
の受信側データ転送用クロックの周波数の２倍以上であ
ればよい。
子５２のクロック（第１の転送クロック）を分周したク
ロツクに同期して、入力端子３０に入力する場合に適用
可能であり、端子５２のクロックの周波数が、端子４４
の受信側データ転送用クロックの周波数の２倍以上であ
ればよい。
同様に本願第２の発明の実施例は第１図のＤ−ＦＦ３２
．３４、インバータ４６、遅延回路４８で構成できる。
．３４、インバータ４６、遅延回路４８で構成できる。
［発明の効果］
以上の説明から容易に理解できるように、本願発明によ
れば、簡単な回路構成で、クロック周波数の異なるシス
テム間のディジタル・データ転送を実現できる。
れば、簡単な回路構成で、クロック周波数の異なるシス
テム間のディジタル・データ転送を実現できる。
第１図は本発明の一実施例の構成ブロック図、第２図は
、第１図の動作原理説明用のブロック図、第３図及び第
４図は第２図のためのタイミング・チャート、第５図は
第１図の遅延回路４８の構成例、第６図は本願第１の発
明の実施例の構成ブロック図、第７図は従来例の構成ブ
ロック図である。 ３０：データ入力端子 ３２，３４，３６．３８＝Ｄ型
フリツプフロツプ ４０：データ出力端子４２．４４．
５２＋クロツク入力端子 ４６：インバータ ４８，５
０：遅延回路
、第１図の動作原理説明用のブロック図、第３図及び第
４図は第２図のためのタイミング・チャート、第５図は
第１図の遅延回路４８の構成例、第６図は本願第１の発
明の実施例の構成ブロック図、第７図は従来例の構成ブ
ロック図である。 ３０：データ入力端子 ３２，３４，３６．３８＝Ｄ型
フリツプフロツプ ４０：データ出力端子４２．４４．
５２＋クロツク入力端子 ４６：インバータ ４８，５
０：遅延回路
Claims (3)
- （１）第１の転送クロックに同期して転送されているデ
ィジタル・データを当該第１の転送クロックの１／２以
下の周波数を有する第２の転送クロックにより転送する
ための装置であって、当該第２の転送クロックを当該第
１の転送クロックにより遅延する遅延手段と、当該遅延
手段の出力するクロックにより当該ディジタル・データ
を転送する第１のレジスタと、当該第２の転送クロック
により当該第１のレジスタの出力を転送する第２のレジ
スタとを備えるディジタル・データ転送装置。 - （２）第１の転送クロックに同期して転送されているデ
ィジタル・データを当該第１の転送クロックの２倍以上
の周波数を有する第２の転送クロックにより転送するた
めの装置であって、当該第１の転送クロックを当該第２
の転送クロックにより遅延する遅延手段と、当該第１の
転送クロックにより入力データを転送する第１のレジス
タと、当該遅延手段の出力するクロックにより当該第１
のレジスタの出力を転送する第２のレジスタとを備える
ディジタル・データ転送装置。 - （３）第１の転送クロックに同期して転送されているデ
ィジタル・データを当該第１の転送クロックとは異なる
周波数を有する第２の転送クロックにより転送するため
の装置であって、当該第１及び第２の転送クロックの高
い方の周波数の２倍以上の周波数を有する第３のクロッ
クにより当該第１の転送クロックを遅延する第１の遅延
手段と、当該第１の転送クロックにより入力データを転
送する第１のレジスタと、当該遅延手段の出力するクロ
ックにより当該第１のレジスタの出力を転送する第２の
レジスタと、当該第３のクロックにより当該第２の転送
クロックを遅延する第２の遅延手段と、当該第２の遅延
手段の出力するクロックにより当該第２のレジスタの出
力を転送する第３のレジスタと、当該第２の転送クロッ
クにより前記第３のレジスタの出力を転送する第４のレ
ジスタとを備えるディジタル・データ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050525A JPH02228759A (ja) | 1989-03-02 | 1989-03-02 | ディジタル・データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050525A JPH02228759A (ja) | 1989-03-02 | 1989-03-02 | ディジタル・データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02228759A true JPH02228759A (ja) | 1990-09-11 |
Family
ID=12861403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1050525A Pending JPH02228759A (ja) | 1989-03-02 | 1989-03-02 | ディジタル・データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02228759A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100246383B1 (ko) * | 1997-03-10 | 2000-03-15 | 구자홍 | 데이터 전송 회로 |
| US7017066B2 (en) | 2003-04-10 | 2006-03-21 | International Business Machines Corporation | Method, system and synchronization circuit for providing hardware component access to a set of data values without restriction |
| JP2010056888A (ja) * | 2008-08-28 | 2010-03-11 | Elpida Memory Inc | 同期化制御回路、半導体装置及び制御方法 |
-
1989
- 1989-03-02 JP JP1050525A patent/JPH02228759A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100246383B1 (ko) * | 1997-03-10 | 2000-03-15 | 구자홍 | 데이터 전송 회로 |
| US7017066B2 (en) | 2003-04-10 | 2006-03-21 | International Business Machines Corporation | Method, system and synchronization circuit for providing hardware component access to a set of data values without restriction |
| JP2010056888A (ja) * | 2008-08-28 | 2010-03-11 | Elpida Memory Inc | 同期化制御回路、半導体装置及び制御方法 |
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