JPH02228783A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 本発明は、退化四辺形対象物、すなわち、点。

線及び三角形をも含み、図形表示すブシステムによシ表
示されるべき四辺形目的物の４つの頂点の座標を記憶す
るレジスタを、０，１，２．３と循環動作する指標レジ
スタを使用してロードする装置に関する。このようにす
れば、ソフトウェア°指令は対象物を規定するために最
小限の数のｘ、ｙ座標対、すなわち、点の場合は１対の
座標、線の場合は２対の座標、三角形の場合は３対の座
標、そして矩形の場合は（対向する角を規定することに
より）２対の座標を規定するだけで良くなる。

本発明は、指標レジスタの利用により、対象物の複製を
表示するのに効率良いメカニズムである相対アドレッシ
ングをさらに実行する。相対アドレッシングは、次のよ
うな例によって説明されると、最も良くわかる。三角形
の３つの頂点を、それぞれ、ｘｏｌ　ｙｏ　ｌ　ｘ、　
ｌ　ｙ、及びＸ２．Ｙ、　　とじて規定する。この目的
物を図形表示装置の様々に異なる場所に５０回複製する
ためには、１５０対のＸ。

Ｙ座標を記憶することが必要になるであろう。相対アド
レツＺングを使用すると、１つの頂点が原点ｘｏｌ　ｙ
ｏとして規定され、第２の頂点と第３の頂点は先の頂点
からのオフセット、すなわち、ΔＸｏ、　、ΔＹＯＩ及
びΔＸ１２．ΔＹ１２として規定゛される。

尚、ΔＸａｂ又はΔＹａｂは、ＸＩｌとＸｂとの差又は
ｙ、とＹｂとの差を表わす。対象物を５０回複製すると
きには、複製ごとに（すなわち、５０個の対象物原点の
それぞれについて）２対のオフセットと、新たなＸｏ、
Ｙｏを記憶するだけで良い。

座標と、クリッピングを実行するために必要なクリップ
ウィンドウとの比較が八−ドウエアで実行されるような
図形サブシステムに関連して本発明を説明する。本発明
は、ビデオ表示装置に表示すべき画像のクリッピングを
可能である限りハードウェアで実行し、ソフトウェアに
は、本発明の図形サブシステムを使用して確実にクリッ
プすることができない画像又は画像部分のみを残す装置
の一部を形成する。

〔実施例〕

本発明はエンジニアリングワークステーションの図形サ
ブシステムに関スル。

クリッピングを伴なう任意の四辺形の描出と、クリッピ
ングを伴なうブロック画像転送（ＢＬＩＴ）とを支援す
るのに必要な記憶容量と比較情報を提供する九めに、座
標ステージングブロック及び座標比較論理ブロック（第
１図を参照）が設けられる。いずれの場合にも、４対の
Ｘ／Ｙ座標を指定し且つクリッピングウィンドウ境界を
指定することが必要である。

四辺形描出を支援するということは、その四辺形を規定
する４つの頂点を利用できることを示唆する。ここに開
示する本発明の実施例は、それらの頂点にほとんど制限
を課さない。頂点は４対のレジスタ（１対のレジスタは
Ｘ座標のための１つのレジスタと、Ｙ座標のための１つ
のレジスタとから構成される）に記憶され、頂点番号Ｏ
から３によって表わされる。頂点Ｏは頂点１に結合し、
頂点ｌは頂点２に結合し、頂点２は頂点３に結合し、頂
点３は頂点Ｏに結合することになっており、頂点０と頂
点２又は頂点ｌと頂点３との間には結合はないものとす
る。座標ステージング部と比較論理は、指定された四辺
形の表示用メモリへの記憶を最終的に実行するパイプラ
インの最初の段を形成する。パイプラインにおいてそれ
らの段の後に続く段は、それぞれの頂点と、それと隣り
合う頂点との関係に関する情報（すなわち、頂点ｌの場
合、ＸｌとＸＯ，ＹｌとＹＯ，ＸＩとＸ２及びＹｌとＹ
２との関係）を要求する。この情報は、合成されたとき
に元の四辺形を正確に表示する一連の不等辺四辺形を機
能アドレッシングブロックに適正に供給するために必要
で°ある。任意の四辺形の分解は座標順序付は論理によ
って実行される。

さらに、後続するパイプラインの段において四辺形のク
リッピング境界に対するクリッピングを支援するために
は、頂点と、適切なりリッピング境界との関係も必要と
される。１例を挙げると、これは、全てのＸ頂点を最小
Ｘクリップ境界と、最大クリップ境界の双方と比較する
ことを意味している。Ｙ座標についても、同様の一連の
比較が必要である。場合によっては、これらの比較は、
対象物が可視、（クリップされない）部分を有するのか
否かを表わすこともできる。可視でない対象物をあらか
じめ識別することにより、表示用メモリへの書込みに可
視画素は識別されなくなるので、後続するパイプライン
段の利用を回避することができる。これは、四辺形の描
出がクリッピング情報の解析の直後に起こったと考える
ことができるという点で、性能上の１つの利点となって
いる。

ここで説明する図形システムの好ましい実施例は、１つ
の線分と関連する画素を確定するときに１６ビツト２の
補数演算を利用する。この演算は、線分の２のＸ頂点及
びＹ頂点の差をとることを含む。演算上のオーバフロー
を避けるために、Ｘ頂点値及びＹ頂点値の数値範囲を１
５ピツトで表わせるように、すなわち、−２１４と（２
”−１）との間になるように制限しなければならない。

これを支援する場合、頂点の数値範囲の検査は座標比較
論理により実行される。

ＢＬＩＴの支援に際しても、ソース（ＳＲ（２）矩形の
対向する角を指定する２つの頂点と、宛先（Ｄｇｓ’ｒ
　）矩形の対向する角を指定する２つの頂点の４つの頂
点が必要である。ＢＬＩＴ動作の意図は、ＳＲＣ矩形に
含まれている画素をＤｇＳＴ矩形に複写することである
。この実施例では、ＳＲＣ矩形の左上角は頂点０として
記憶され、ＳＲＣの右下角は頂点ｌとして記憶される。

同様にＤＥＳＴの左上角は頂点２として、また、右下角
は頂点３としてそれぞれ記憶される。ＳＲＣをＤＥＳＴ
に正しく複写するためには、２つの矩形が重なシ合う場
合、注意を払わなければならない。重なり合いが起こる
と、正しい結果を得る必要がある場合には、画素が複写
される順序は制約される。これは、画業者には良く知ら
れている問題である。画素複写の制約を適正に定めるた
めに要求される情報には、ＳＲＣ矩形境界と、ＤＢＳＴ
矩形境界との比較がある。これは、関連するＸ座標とＹ
座標の双方について必要である。

さらに、パイプラインの後続、する段においてＳＲＣ矩
形とＤＥＳＴ矩形の双方のクリッピングを支援するため
には、ＳＲＣ’頂点及びＤＥＳＴ頂点と、適切なりリッ
ピング境界との関係も必要とされる。

この場合にも、ＳＲＣ矩形又はＤＥＳＴ矩形のいずれか
一方が全ぐあい壕いであり（見えず）、後続するパイプ
ライン段を利用する必要がなくなることも考えられる。

これは、ＢＬＩＴの実行がクリッピング情報の解析直後
に起こったと考えることができるという点で、性能上の
１つの利点になっている。

座標ステージング制御論理は、座標値を獲得するための
複数の方法を支援する。これに相応して、座標比較論理
は、座標値がどのようにして提供されたかにかかわらず
、必要な比較情報を維持する。

座標を獲得する様々な方法を絶対、指座指示及び相対と
まとめることができる。採用する特定の方法は、ロード
されるべきレジスタを識別するためＫＣＰＵが使用する
レジスタのアドレスにより決定される。絶対座標値は、
ＣＰＵＫよりアドレスされたレジスタに供給される実際
の値を記憶することによシロードされる。このロード方
法は、後述するようなクリップ境界レジスタ及びラスタ
ーオフセットレジスタと、個々の座標レジスタとをロー
ドするときに使用される。第２の方法である指標指示は
、同一の値を有する複数の座標を効率良くロードするた
めに使用される。この場合、ＣＰＵが供給した値は、１
つ又は複数の座標レジスタへの記憶のために利用可能状
態にされる前に、まず、適切なラスターオフセットレジ
スタ（ラスターオフセットＸ又はラスターオフセットＹ
）に加えられる。ラスターオフセットの追加は、ＣＰＵ
によシ提供されたＸ／Ｙアドレススペースを表示用メモ
リの別の領域へオフセットする手段となる。

指標指示ローディングメカニズムは、それ自身をガイド
し且つある所定のサイクルの間にいくつの座標レジスタ
をロードすべきか、また、どの座標レジスタをロードす
べきかを表わすために、２ビツトの指標を利用する。Ｃ
ＰＵが退化四辺形を識別するとき、点では１対のＸ／Ｙ
を指定するだけでよく、また、線の場合は２対のＸ／Ｙ
、三角形の場合には３対のＸ／Ｙを指定すれば良いよう
Ｋするのは、このメカニズムである。上記の退化四辺形
のいずれか１つが４つの頂点レジスタニロードされると
き、１つ又は２つ以上の頂点は繰返されることになる。

パイプラインの後続する段が規定された対象物を（たと
え、退化四辺形であっても）常に四辺形として解釈する
ことができ、決して、下位の対象物（すなわち、点１１
ｊ　ｌ三角形）全てを特殊なケースとして扱わないよう
にするために、この繰返しは必要である。また、指標指
示ローディング方式によれば、矩形に対応する四辺形の
４つの内金てを正しく規定するためには、その矩形の対
向する２つの角を入力するだけで良い。

第３のローディング方法である相対方法は、ＣＰＵに、
最前に入力された座標と、所期の新たな座標値との差の
みを指定させるために使用される。この場合、ＣＰＵが
供給するデルタ、すなわち、オフセットは、１つ又は複
数のレジスタにロードされる前に、先にロードされてい
た座標に加えられる。

必要な加算について最前に入力された座標（ｖｅｒｔｅ
ｘ（１ｎｄｅｘ−１）　ｍｏｄ４　）を指示するために
２ビツトの指標が使用されるが、これは、指標指示ロー
ディングの場合と同様に、どのレジスタをロードしなけ
ればならないかをさらに指示する。

最終的な結果として、ＣＰＵは、支援するどの方法で座
標レジスタをロードすべきかを、自由に選択することが
できる。動作−四辺形描出又はＢＬＩＴのいずれか一方
一が（座標が既にロードされた後で）実際に要求される
と、４つの頂点の現在状態は、それらがいかにして獲得
されたかに関係なく、直接利用される。これは、ＣＰＵ
に最大限のフレキシビリティを与える。

第１図は、本発明を利用することができる図形サブシス
テムの概観図であ′る。パスイ゛ンタフェース論理１１
はアドレスバスと、データバスと、制御バスとを介して
中央処理装置（図示せず）に接続されている。図形サブ
システムの機能構成要素は、データ経路／メモワインタ
フエース１３と、座標ステージング部１５と、座標順序
付は部１７と、機能アドレッシングブロック１９と、マ
スク発生ブロック２１と、線形アドレス発生器２３であ
る。

データ経路／メモリインタフェース１３ハ、ＣＲＴなど
のビデオ表示装置に表示されるべき図形情報を記憶する
メモリであるフレームバッファ（図示せず）を更新する
。すなわち、フレームバッファにロードされたデータは
ビデオ回路によりアクセスされ、ビデオ回路は、そのデ
ータを、ビデオ表示装置の個々の画素をオン／オフする
適切な電気的信号に変換する。バスインタフェース論理
から供給されたデータは、座標ステージング部１５と、
座標順序付は部１７と、機能アトレッジ／ダブロック１
９とにより実行される処理に基づいて、マスク発生ブロ
ック２１及び線形アドレス発生器２３により変更される
。機能アドレスシンダブロック１９は、特定の図形対象
物をそれらが表示されるべきクリップウィンドウに当て
はめるために必要なりリッピングの一部をさらに実行し
、その後、信号をマスク発生ブロック２１へ転送する。

マスク発生ブロック２１は、情報を、走査線ごとに可視
対象物の始壕りから終わυまで並べ、データ経路／メモ
リインタフェース１３をアドレスするために使用される
１６画素部分として配列する。

マスク発生信号は線形アドレス発生器２３にも供給され
るが、この線形アドレス発生器２３は、マスク発生ブロ
ック２１により提供されたアドレスを、出力表示装置へ
の転送のために、フレームバッファを線形アドレッシン
グする信号に変換する。データ経路／メモリインタフェ
ース１３の一実施例は、１９８８年　月　　日出願の同
時係属出願−出願番号　　　　　　　及び　　　−に見
られる。座標順序付は部１７の一実施例は　月日出願の
同時係属出願−出願番号　　　−に見られ、また、機能
アドレッシングブロック１９の一実施例は　月　　日出
願の同時係属出願−出願番号　　　及び　　　−に記載
されている。線形アドレス発生器２３の一実施例は、　
　月　　日出願の同時係属出願−出願番号　　　−に記
載されている。本発明は、座標ステージング部１５にあ
って、以下に第２図から第１４図を参照して詳細に説明
するように、図形サブシステムが任意の四辺形のクリッ
ピングを伴なう描出と、クリッピングを伴なうブロック
画像転送（ＢＬＩＴ）　　とを実行することを可能にす
る制御信号の性質を有する情報を発生するためのいくつ
かの動作を入力に基づいて実行する回路に関する。従っ
て、本発明は、座標ステージング部１５の中の特定の回
路を指向している。

ビデオ表示すブシステムを構成する上記の機能ブロック
を適正に動作させるために必要な様々なタイミング信号
及び制御信号をどのようにして実現するかは当業者には
良く知られているので、ここでは、本発明を正しく理解
する上で必要であると思われる箇所を除いて、その説明
を省略する。

次に、第２図に関して説明する。第２図には、座標ステ
ージング部１５の概観ブロック線図が示されている。座
標ステージング部１５は加算器３１と、ローディング制
御状態機械３３と、マルチプレクサ３５と、ＸＹ座標レ
ジスタ３７と、クリップ座標レジスタ３９と、ラスター
オフセットレジスタ４１と、指標論理４３と、試験ウィ
ンドウ制御論理４５と、比較論理／結果記憶装置４１と
、比較制御状態機械４９と、状態発生論理５１とを含む
。

本発明の特性を述べる前に、本発明が実現される態様の
理解を助けるために、対象物がどのようにして表示され
るかを以下に簡単に説明する。

ＸとＹの複数対の頂点はビデオ表示用座標を表わす。通
常の表示装置の場合、Ｘｆ′ｉ、Ｏ〜１１５１の範囲に
あシ、ＹはＯ〜８９９の範囲にある。各Ｘ座標と、各Ｙ
座標は別個の３２ビツトレジスタに記憶されるか、又は
１対の１６ビツトレジスタに記憶される。最大スクリー
ン座標（すなわち、６５５３５まで、言いかえれば、−
３２７６８から＋３２７６７まで）を記憶するには１６
ビツトのほうが適しているが、図形用ソフトウェアに最
も広く利用されているデータの型は３２ビツトであり、
ビデオ表示装置の範囲をはるかに越える実生活上の対象
物の大半を処理するのに十分大きい範囲がこの３２ビツ
トにより得られるので、３２ビツトの情報が記憶される
。

四辺形の対象物は４対の頂点（Ｘｏ　、　Ｔｏ）　、　
（ｘ、　。

Ｙ＋　）　、　（Ｘ２　、　Ｙ２　）及び（ｘ３＋　Ｙ
３）の組合せとして表わされる。対象物が点であれば、
４対の頂点は全て同じであり、従って、３点が先の１点
の繰返しとなる。対象物が線である場合は、４対の頂点
のうち２対（又は４対の頂点のうち３対）は繰返される
。対象物が三角形である場合には、４対のつちｌ対の頂
点が繰返される。対象物が四辺形であれば、４対は全て
異なる。対象物（すなわち、点、線、三角形又は四角形
）は、その対象物を完全に規定するために必要な最小の
数の反復しない頂点、すなわち、点の場合は１対、線の
場合は２対、三角形の場合は３対、四辺形の場合は４対
、そして矩形の場合は２対（対向する角）の頂点を使用
して規定されるのが最も効率的である。

ブロック画像転送（ＢＬＩＴ）動作を実行すべきとき、
４つのＸ／Ｙレジスタは次のような翻訳内容を有し、そ
れに従ってロードされる。

ＸＯ−ソースブロックの左上角、のＸ座標ＹＯ−ソース
ブロックの左上角のＹ座標Ｘ１−ソースブロックの右下
角のＸ座標Ｙ１−ソースブロックの右下角のＹ座標Ｘ２
−宛先ブロックの左上角のＸ座標 Ｙ２−宛先ブロックの左上角のＹ座標 Ｘ３−宛先ブロックの右下角のＸ座標 Ｙ３−宛先ブロックの右下角のＹ座標 ＣＲＴなどの表示装置に表示されるべき画像は、フレー
ムバッファとして知られているランダムアクセスメモＩ
Ｊ（ＲＡＭ）の１つ又は２つ以上のプレーンに記憶され
た個々の画素として形成されている。尚、カラーシステ
ムの場合、プレーンの数は、通常、８つである。フレー
ムバッファに記憶されたデータは、１対の座標Ｘ及びＹ
によりアドレスされる。１対のＸとＹは全てのプレーン
において特定の１つの画素を識別し、その場合、Ｘは行
。

Ｙは列である。１つの画素は各プレーンから取出された
単一のビットによって規定される。このように、８つの
プレーンを利用する場合、表示されるそれぞれの画素は
フレームバッファの８つのビットにより規定される。こ
のように、１つの画素の１つのビットを使用して、その
画素がオンであるか、オフであるかを指定すると共に、
残る７つのビットで画素の色を指定するか、あるいは、
８つのビット全てを使用して色を指定し、色の１つが表
示装置の背景色と同じであって、それにより、画素をオ
フすることが可能である。

本発明は、主に、指標論理４３に含まれる指標レジスタ
の動作を制御するローディング制御状態機械３３を実現
することにある。この点に関して、第２図に示すその他
の機能ブロックと関連し、それらのブロックの動作と構
成を、本発明を正しく理解する上で必要な程度に限って
詳細に説明する。

加算器３１は１６ピツト又は３２ビツトの２の補数２進
加算器であって、２つの入力、すなわち、バスインタフ
ェース論理１１から得られ、ｃｐｔｒからの入力データ
を表わすＤａｔａＩｎと、ラスターオフセットレジスタ
４　’ｒ　、　Ｘ／Ｙ座標レジスタ３７及びクリップ座
標レジスタ３９からそれぞれ得られる１組の入力の中の
１つを選択するマルチプレクサであるＭＵＸ３５からの
入力とを有する。ＭＵＸ３５からの入力は、後述するよ
うに、ローディング制御状態機械３３により発生される
信号にょって選択される。

次に、第３図を参照して、加算器３１及びマルチプレク
サ３５を詳細に説明する。第３図では、加算器３１は１
６ビツト加算器として示されている。この点に関しては
、好ましい実施例では、本発明が実現される集積回路上
のスペースを節約するために、ＤａｔａＩｎが３２ビツ
トであることと、本発明で利用するパイプラインのタイ
ミング要件が２ステツプ加算により°満たされることを
理由として、３２ピツト加算器を使用することも可能で
あろうが、以下の説明の中では、１６ビツト加算器を使
用するものとする。３２ビツト加算器を利用する場合の
相違点は当業者には明白であるので、ここでは説明しな
い。

マルチプレクサ３５は、実際には、１対のマルチプレク
サ３５Ｂ及び３５ｂと、ＤａｔａＩｎの上位と下位の１
６ピツトを入力するために使用される第３のマルチプレ
クサ３６である。マルチプレクサ３５＆及び３５ｂは、
７つの３２ビツト入力端子から、上位と下位の１６ピツ
トをそれぞれ受信する。入力の内訳は、ラスターオフセ
ットレジスタ４１からの１６ビツト入力（符号で３２ビ
ツトに拡張）１つと、Ｘ／Ｙ座標レジスタ３７からの３
２ビツト入力４つと、クリップ座標レジスタ３９からの
１６ビツト入力（符号で３２ビツトに拡張）２つとであ
る。マルチプレクサ３５ａ及び３５ｂの出力は組合され
て、信号Ｄａ　ｔａｏｕ　ｔ（これらのレジスタ値のＣ
ＰＵに対する読取りアクセスを実行させる信号）を形成
すると共に、Ｘ、、−Ｘ、又はｙｏ−Ｙ３からの上位ピ
ットがアクセスされているときは、必ず、マルチプレク
サ３５＆の出力を通過させる第４のマルチプレクサ４０
にも入力される。マルチレクサ４０は、その他の場合に
は、マルチプレクサ３５ｂの出力を選択する。°マルチ
プレクサ４０の出力は論理ゲート４２の一方の入力端子
に入力され、論理ゲート４２はマルチプレクサ４０の１
６ビツト出力か、又は１６ビツト分のゼロを通過させる
。

詳細にいえば、ＤａｔａＩｎのビットがラスターオフセ
ットレジスタ４７　、　Ｘ／Ｙ座標レジスタ３７又はク
リップ座標レジスタ３９の中のレジスタを直接ロードす
る（絶対ロード）ためにマルチプレクサ３６により供給
されるたびに、論理ゲート４２はゼロを送り出す。第３
図にさらに示されている論理回路４４及び４６は、次の
ような機能を実行する。下位１６ビツトの加算が進行中
であるとき、ＡＮＤゲ！ト４４はその出力をローにさせ
て、加算器３１に対して「０」のキャリインを実行させ
る。

この加算のキャリアウドはフリップフロップ４６にセー
ブされる。上位１６ビツトの加算中、フリップフロップ
４６の出力はＡＮＤゲート４４を介して加算器３１のキ
ャリインに供給される。この組合せにより、単一サイク
ルの３２ビツト加算と同等の２サイクル３２ビツト加算
が実行されることになる。

加算器３１．ラスターオフセットレジスタ４１゜Ｘ／Ｙ
座標レジスタ３７．クリップ座標レジスタ３９、試験ウ
ィンドウ制御論理４５及び比較論理／結果記憶装置４９
の動作は、ローディング制御状態機械３３と、比較論理
状態機械４９とにより協調されて、上記の機能ブロック
は、データがパイプラインに沿って流れるように動作す
る。従って、ローディング制御状態機械３３及び比較論
理状態機械４９から出ている制御線の全てが示されてい
るわけではないが、その詳細は、以下のローディング制
御状態機械３３及び比較論理状態機械４９の説明から、
当業者には容易に明らかになるであろう。

第４図に関して説明すると、Ｘ／Ｘ座標レジスタ３７は
、描出すべき対象物の（Ｘｏ　、　Ｙ、　）〜（ｘ、。

Ｙｓ　）頂点を記憶する一連の１６ビツトレジスタであ
る。１つの１６ビツトレジスタは各Ｘ座標の上位１６ビ
ツトを記憶するために使用され、別の１６ビツトレジス
タは各Ｘ座標の下位１６ビツトを記憶するために使用さ
れる。同様に、別の１６ビツトレジスタは各Ｘ座標の上
位１６ビツトを保持し、別の１６ビツトレジスタは各Ｘ
座標の下位１６ビツトを保持する。これらのレジスタは
、第４図には、Ｘｏ座標の下位１６ビツトを表わすＸＯ
Ｌ及びＸｏ座標の上位１６ビツトを表わすＸＯＵとして
示されている。また、レジスタＸＩＬ〜Ｘ３Ｌ及びＸＩ
Ｕ−Ｘ３ＵはＸ、〜Ｘ３座標の下位１６ビツトと、上位
１６ビツトとをそれぞれ表わす。

同様に、レジスタＹＯＬ　５−Ｙ３Ｌ及びＹＯＵ〜Ｙ３
Ｕは対象物のＹｏ〜Ｙ３座標の下位１６ビツトと、上位
１６ビツトとをそれぞれ記憶する。ｘｏ、ｙｏというと
きは、対応する対のレジスタ、すなわち、ＸＯＵ、ＸＯ
Ｌ及びＹＯＵ、ＹＯＬに記憶されている３２ビツト値を
指す。

６対のレジスタ（ＸＯＬ、ＹＯＬ　）〜（Ｘ３Ｌ、Ｙ３
Ｌ）は、対応するＸレジスタ又はＹレジスタのいずれか
を選択するために使用される１対のマルチプレクサに結
合される。たとえば、レジスタＸＯＬ　及びＹＯＬはマ
ルチプレクサ６１Ｍ及び６１ｂに結合されている。ロー
ディング制御状態機械３３は、Ｘ座標が作用を受けるべ
きか又はＸ座標が作用を受けるべきかに応じてレジスタ
ＸＯＬからの入力又はレジスタＹＯＬからの入力をマル
チプレクサ５１ａに選択させる信号を発生する。マルチ
プレクサ６２１Ｌ及び６２ｂ　〜６４＆及び６４ｂは、
６対のレジスタ（ＸＩＬ。

ＹＩＬ）〜（Ｘ３Ｌ　、Ｙ３Ｌ　）からのデータに対し
て、それぞれ同じように動作する。マルチプレクサ６１
ａ〜５４ａの出力はマルチプレクサ３５ｂに送られ、マ
ルチプレクサ６１ｂ〜６４ｂの出力は比較論理／結果記
憶装置４Ｔに送られる。

全て０全て１とラベル付けされているブロック６７．６
９．７１及び７３は、それぞれ、対応する対のＸ、Ｘ座
標の上位１８ピツトを全てゼロ状態又は全て１状態に関
して検査する論理回路である。

それらのビットのうち１６ビツトはレジスタ（ＸＯＵ。

ＹＯＵ）〜（Ｘ３Ｕ　、Ｙ３Ｕ　）から得られ、１７番
目と１８番目のビットは、グル−プ（ＸＯＬ、ＹＯＬ〜
Ｘ３Ｌ、Ｙ３Ｌ）の中の対応するレジスタから得た上位
２ピツトである。第４図では、図を不必要に複雑にしな
いために、１７番目と１８番目のビット入力を図示して
いない。複数対のレジスタ（ＸＯＵ。

ＹＯＵ）〜（Ｘ３Ｕ　、　Ｙ３Ｕ　）の出力は、対をな
すマルチプレクサｓ１ａ　、　６１ｂ　〜ｓｔａ　、　
６４ｂと同様にしてＸ座標又はＸ座標のいずれかを選択
するマルチプレクサ７５〜Ｔ８にそれぞれ入力される。

マルチプレクサ７５〜７８の出力はマルチプレクサ３５
ａへ送られる。論理ブロック６７〜７３からそれぞれ出
力される４つのビットのうち１つは、それに対応するレ
ジスタの上位１８ビツトが全てゼロ又は全てｌであれば
、それぞれ、「ｌ」であるが、その他の場合には、４つ
のビットは皆ゼロである。

ブロック６７〜７３からの４つの４ビツト出力は状態発
生論理５１に入力される。

第５図に示すように、クリップ座標レジスタは４つのレ
ジスタＸＣ１ＸＣ１１ｐ　、　ＸＣ１ＸＣ１１ｐ　、　
ＹＣｌｉｐＭｉｎ　、　ＹＣｌｉｐＭａｘと、マルチプ
レクサ８１ａ　、　８１ｂ。

８３ａ及び８３ｂとから構成される。同じ名前をもつ上
記のレジスタに記憶される値ＸＣ１ＸＣ１１ｐ　、ＸＣ
ＩＸＣｌｌｐ　、　ＹＣｌｉｐＭｉｎ　、　ＹＣＩ　ｌ
ｐＭａｘは、現在活動中のウィンドウの左右上下をそれ
ぞれ規定する。これらの値はＣＰＵにより発生されて、
加算器３１に入力される。加算器３１はこれらの値にＯ
を加算し、前述のように、レジスタＸＣ１ＸＣ１１ｐ、
ＸＣ１ＸＣ１１ｐ　、　ＹＣｌｉｐＭｉｎ及びＹＣｌｉ
ｐＭａｘにロードする。

マルチプレクサｅｔａ及び８３＆と、マルチプレクサ８
１ｂ及び８３ｂとは、組になって、ローディング制御状
態機械３３及び比較制御状態機械４９によりそれぞれ発
生される制御信号に従って、ＸＣ１ＸＣ１１ｐとＸ　Ｃ
１ｌ　ｐＭａｘ又はＹＣｌｌｐＭｉｎとＹＣｌｉｐＭａ
ｘを選択する。マルチプレクサ８１ａ及び９３ａからの
値はマルチプレクサ３５へ送られ、マルチプレクサ８１
ｂ及び８３ｂからの値は比較論理／結果記憶装置４７及
び試験ウィンドウ制御論理４５へ送られる。

第６図に示すように、ラスターオフセットレジスタ４１
は２つのレジスタＸＲａａＯｆｆ　、　ＹＲａｓＯｆｆ
と、マルチプレクサ５３とから構成される。同じ名前を
もつ上記のレジスタに記憶される値ＸＲａ５Ｏｆｆ及び
ＹＲａａＯｆｆは、Ｘ／Ｙ座標レジスタ３７において４
組のＸ、Ｙ座標のそれぞれに記憶される前にＤａｔａＩ
ｎに（必要に応じて）加えられるべきＸオフセット及び
Ｙオフセットをそれぞれ規定する。これらの値はＣＰＵ
により発生されて、ＸＲａ５Ｏｆｆ及びＹＲａａＯｆｆ
に記憶される。マルチプレクサ５３は、ローディング制
御状態機械３３により発生される制御信号に従って、Ｘ
Ｒａ５Ｏｆｆ又はＹＲａｓＯｆｆを選択する。マルチプ
レクサ５３により選択された値はマルチプレクサ３５へ
送られる。

試験ウィンドウ制御論理４５ 次に、第７図を参照して、試験ライ／ドウ制御論理４５
を説明する。ＣＰＵは、現在活動中のクリッピングウィ
ンドウから所定の距離だけ、すなわち、所定の画素数だ
け上下（ｔｅｓｔＹＶ＆ｌの場合）、左右（ｔ　ｅ　ｓ
　ｔ　ＸＶａ　ｌの場合）にオフセットした値ｔｏｓｔ
ＸＶｉｌ及びｔｅｓｔＹＶａｌを発生する。すなわち、
表示装置の所定の１つのウィンドウに対して、実際のク
リップウィンドウを包囲する試験ウィンドウを規定する
ΔＸと、ΔＹとが存在する。この試験ウィンドウは、ク
リッピングウィンドウの外側にある対象物又は対象物の
一部の場所を計算するためにハードウェアを使用する必
要を、それを不要にすることが有利である場合ごとに、
なくすことを目的としている。試験ウィンドウの利用に
関する詳細は、同時係属出願−出願番号　　　に記載さ
れている。

４ビツトの値ｔｅｓｔＸＶａｌ及びｔｅｓｔＹＶａｌ　
　は４ビツトレジスタｔｅａｔＸ及びｔｅｓｔＹにそれ
ぞれ記憶される。マルチプレクサｇ１は、ローディング
制御状態機械３３により発生される信号ＭＵＸＥｎａｂ
ｌａによる決定に従ってＸ座標が作用を受けているか又
はＹ座標が作用を受けているかに応じて、レジスタｔａ
ｓｔＸＯ値又はレジスタｔｅｓｔＹ。

値のいずれか一方を選択する。マルチプレクサ９１の出
力は減分器９３と、増分器９５とに入力される。減分器
９３は、この場合も、同様に、ローディング制御状態機
械３３により発生される信号ＭＵＸ　Ｅｎａｂｌｅ　に
よる決定に従ってＸ座標が作用を受けているか又はＹ座
標が作用されているか。

に応じて、値ＸＣ１ＸＣ１１ｐ又＆ｔＹＣ１ｉｐＭＬｎ
を第２の入力として受取り、増分器９５は値ＸＣ１ＸＣ
１１ｐ又はＹＣｌｉｐＭａｘを第２の入力として受取る
。減分器９３及び増分器９５により発生された出力は、
それぞれ、ＸＴｅｓｔＭｌｎ　、　ＹＴｅｓｔＭｉｎ及
び）（’ｌ’ｅｓｔＭｉｘ　、　Ｙ　Ｔｏ　ｓ　ｔＭａ
ｘと呼ばれる。減分器９１は、ＸＣ１ＸＣ１１ｐと、Ｙ
ＣｌｉｐＭｉｎから、２の（ｔｅｓｔＸ−１）乗と、２
の（ｔｅｓｔＹ−１）乗に等しい値をそれぞれ減じるこ
とにより、値Ｘ　Ｔｅ　ｓ　ｔＭｉ　ｎ及びＹ　Ｔｏ　
ｓ　ｔＭｉ　ｎを生成する。同様に、増分器９３は、Ｘ
Ｃ１ＸＣ１１ｐと、ＹＣｌｉｐＭａｘに、２の（ｔｅｓ
ｔＸ−１）乗と、２の（ｔｅｓｔＹ−１）乗（すなわち
、２（ｔ・・ｔＸ−’１　）　　　　　（ｔ・・ｔＹｔ
））に等しいイ直と、２ をそれぞれ加えることにより、値ＸＴｅｓｔＭａｘ及び
Ｙ　Ｔｏ　ｓ　ｔＭａ　ｘを生成する。

ローディング制御状態機械３３と指標論理４３０一デイ
ング制御状態機械３３は制御信号ＭＵＸＥｎａｂｌｅ　
、　Ｉｎｄｅｘ及びＲｅｇｉｓｔｅｒ　Ｅｎａｂｌｅを
発生するＭＵＸ　Ｅｎａｂｌｅは一連の制御信号であり
、その１つは、ラスターオフセットレジスタ４１゜Ｘ／
Ｙ座標レジスタ３７及びクリップ座標レジスタ３９に含
まれる様々なマルチプレクサにそれぞれ対応するＸ入力
又はＹ入力を選択させ、また、第２の制御信号は、マル
チプレクサ３５に、ラスターオフセットレジスタ４１か
らの入力、Ｘ／Ｙ座標レジスタ３７からの入力又はクリ
ップ座標しジスタ３９からの入力のいずれかを選択させ
る。

Ｉｎｄｅｘは、指標論理４３に含まれる指標レジスタを
、０．ｌ及び２の値に対してはそれぞれｌだけ増分させ
、値が３である場合にはゼロにリセットさせる（モジュ
ーロ４）単一の制御信号である。

Ｒｅｇｌｓｔｅｒ　Ｅｎａｂｌｅは、ラスターオフセッ
トレジスタ４１、Ｘ／Ｙ座標レジスタ３７及びクリップ
座標レジスタ３９に含まれるレジスタのそれぞれについ
て１つずつの一連の制御信号であって、各レジスタに、
加算器３１からの出力線にある１６ビツト値をロードさ
せることができる。

次に、本発明の構成の詳細を明白に示しているものと思
われる１例を挙げて、ローディング制御状態機械３３及
び指標論理４３の動作を説明する。

前述のように、描出すべき画像は、４対の頂点（ＸＯ＋
　ＹＯ）　〜（ｘ、　ｌ　ｙ３）を有する１つ又は複数
の対象物から構成されているものとして規定される。対
象物は点、線、三角形、矩形又は四辺形である。点の場
合、４対の頂点は皆同じであり、線の場合には、他と異
なる頂点は２対しかない。四辺形は４つの異なる頂点を
有する。矩形は四辺形の特殊なケースであって、２つの
他と異なるＸ座標と、２つの他と異なるＹ座゛標のみが
存在する（対角線上で互いに対向する角を規定する１対
の頂点により矩形を規定することができる）。三角形の
場合には、他と異なる頂点は３対のみである。

指標値は、規定すべき対象物の種類に基づいてどのレジ
スタをイネーブルすべきかを指定する。

適正な動作を得るために、Ｙ値はＸ値に先行する。

矩形の場合を除いて、Ｘ値が適切なレジスタにロードさ
れた後、指標レジスタは増分される。矩形の場合には、
指標レジスタはＸ値とＹ値の双方の後に増分される。こ
の点に関連して、以下の表は、対象物の種類ごとに、指
標レジスタのそれぞれの値に対してイネーブルされるＸ
レジスタを挙げている。表には示されていないが、イネ
ーブルされるＹレジスタはイネーブルされるＸレジスタ
に対応するものと考えられる。

点 線 四辺形 三角形 第１表 ロード時の指標値 ＸＯ，ＸＩ、Ｘ２．Ｘ３　−ｄ、Ｘ２．Ｘ３．ＸＤ　　
Ｘ２．Ｘ３．ＸＤ、ＸｌＸ０．Ｘｉ、Ｘ２　　　ＸＩ、
Ｘ２．Ｘ３　　　Ｘ２．Ｘ３．ＸＯ０ｘ１ｘ２ ＸＯ，Ｘｉ　　　　　Ｘｉ、Ｘ２　　　　　Ｘ２．Ｘ３
Ｘ３　、ＸＯ、Ｘｉ　、Ｘ２ 刈、ＸＯ，ＸＩ 刈、ｘＯ 第１表に見られる重要な点は、指標レジスタにより指示
された座標が常に書込まれることである。

書込みの種類（点、線、三角形など）は、同様に書込ま
れる後続レジスタの数（モジューロ４）を示す。たとえ
ば、＃ｉ１Ｘ書込みを受信したときの指標が２である場
合、３つのレジスタ、すなわち、Ｘ２と、（Ｘ２＋１）
モジューロ４及び（Ｘ２＋２）モジューロ４、つまシＸ
２．Ｘ３及びＸＯが寵込まれる。Ｙへの四辺形書込みは
Ｙ２にのみ影響すると考えられる。

下記の例１〜３は、１つの対象物を規定する際の指標レ
ジスタの役割を説明するものである。例の各行は所期の
書込み動作と、座標レジスタのローディングを管理する
ためにローディング制御状態機械により利用される指標
レジスタ値と、書込み後に座標レジスタに記憶される値
と、書込みサイクル終了後の指標値とを示す。書込み指
令の簡略呼び名は、黒書込みを示すＰｎｔ　Ｘ又はＰｎ
ｔＹ。

線書込みを示すＬｉｎｅＸ又はＬｉｎｅＹ、三角形書込
みを示すＴｒｉＸ及びＴｒｉＹ、四辺形書込みを示すＱ
ｕａｄＸ及びＱｕａｄＹ、並びに矩形書込み動作の場合
のＲｅｅｔＸ及びＲｅｃｔＹである。それぞれの１込み
指令により指定される実際の書込み動作は、後述するよ
うに、現実には、マルチクロックサイクル動作である。

下記の例を通して、指令の実行時間は無関係である。

下記の例をどのように解釈すべきかを明確にする手段と
して、第１の例を説明する。その説明から、第２及び第
３の例の意味も容易に明らかになるはずである。

Ｐ　ｎ　ｔ　Ｙ　（５）指令が受信された時点で、全て
の座標レジスタは値「０」を記憶しており、指標はｒｌ
Ｊに等しい。ＰｎｔＹ（６）指令は値６の点をＹ座標レ
ジスタにロードすべきであることを指示する。指標はｌ
であるので、第１表によれば、入力値（６）はＹｌ、Ｙ
２．Ｙ３及びＹＯに記憶されるべきである。次の指令Ｐ
ｎｔ　Ｘ　（３）が受信されると、点３をＸｉ　、Ｘ２
．Ｘ３及びＸＯにロードすることが指示される。全ての
指標指示Ｘ座標書込みの終了後の場合と同様に、書込み
サイクルの終了時に指標は増分される（モジューロ４）
。次の書込み指令はＬｉｎｅＹ（９）である。このロー
ドに対する指標は２であり、第１表に従って、Ｙ２．Ｙ
３　及びＹＯに９がロードされる。この例の最後の書込
み指令はＬｉｎ＠Ｘ（７）である。第１表に従って、Ｘ
２゜Ｘ３及びＸＯに７がロードされ、その後、指標レジ
スタは再度増分される。座標レジスタの最終状態は２つ
の他とは異なる頂点（（７，９）にある頂点３つと、（
３，６）にある頂点１つ）を識別する。

幾何学的にいえば、これは、所期の通り、（７，９）及
び（３，６）を終端点とする１本の線である。

第１の例　線（３，６）（７，９）の指定包 蓄め ＬｉｎｅＹ（９） 書込み ＬｉｎｅＸ（７） 書込み 第２の例 三角形（１，５）（９，３）（４，６）の指定１繋 ０′硅♀ １′紐馨 Ｔｒｉ＼馨 書 ＴｒｉＹ（６） 書込み ＴｒｌＸ（４） 書込み Ｏ３０３ 第３の例　矩形（０，７）（８，７）（８，１）（０，
１）の指定 Ｒ””４（ｊ）　９４４１３６１１　０２　０３書 Ｒ＠ツ♀）０４４０３６１１　０３　００書 ＲｅｃｔＱｇ）ｏ、ｉ、ｉｏ　？７１１　００　０１書 第１の例においては、第１の座標が受取られるときの指
標レジスタは任意に１となっているが、指標論理４３に
ある指標レジスタは、ＣＰＵからの命令があった場合に
ＤａｔａＩｎに現われている値に基づいて初期設定され
れば良い。（ただし、本発明は、ローディングシーケン
スが開始されるときの指標レジスタの初期値とは全く無
関係に、適正に動作する。）また、この例では、ＸＲａ
５Ｏｆｆ　とＹＲａｓＯｆｆは、この回路の動作をあい
まいにしないように、値０を記憶するものと仮定してい
る。

ローディング制御状態機械３３は、比較制御状態機械４
９と関連して、上述の様々なレジスタをロードする他に
比較論理／結果記憶装置４７及び状態発生論理５１の適
正な動作に必要なレジスタ及びそれに対応するマルチプ
レクサの選択を制御するパイプライン方式を制御する。

さらに、本発明のラスターオフセット能力を利用しない
ことが望まれる場合には、比較論理／結果記憶装置４７
により実行される比較を実行する前に、Ｘ座標レジスタ
及びＹ座標レジスタへのデータ記憶のための入力データ
へのＯの加算を強制的に実行する必要がある。

この点に関連して、ローディング制御状態機械３３と、
比較制御状態機械４９とにより発生されるＭＵＸ　Ｅｎ
ａｂｌｅ制御信号及びＲｅｇｉｓｔｅｒ　Ｅｎａｂｌｅ
制御信号を、第９図に示すタイミングシーケンステーブ
ルと、入力されるＹ座標ごとに座標ステジング部１５に
より実行される処理の順序を示す以下のリストとから確
認することもできる。

１、　　ＤａｔａＩｎのＹ座標を受信 ２．受信したＹ座標の下位１６ビツトを、ａ）　　ＹＲ
ａａＯｆｆ　（下位１６ビツト）又はｂ）　　（ｊｎｄ
ｅｘ−１）によシ指示されるＹＯＬ〜Ｙ３Ｌの下位１６
ビツト 又はｃ）　　Ｑ に追加 ３、受信したＹ座標の上位１６ビツトを、ａ）　　ＹＲ
ａａＯｆｆ　　（符号拡張上位１６ビツト） 又はｂ）　　（１ｎｄｅｘ−１）によシ指示されるＹＯ
Ｈ−Ｙ３Ｈの上位１６ビツト 又はｃ）　　０ に追加且つステップ２の結果をその他のＹ座標と比較 ４、ステップ２の結果をＹＣｌｌｐＭｉｎ　、ＹＴｅｓ
ｔＭｉｎ。

ＹＣｌｉｐＭａｘ及びＹＴｅａｔＭａｘと比較且つステ
ップ２及び３の結果の上位１８ピツトを全て１及び全て
０の状態に関して検査 上記のステップ２及びステップ３において、選択肢ａ）
、ｂ）又は（２）は次のように選定される。

指標で示されたレジスタへの非相対的書込み（ＰＮＴ　
、ＬＩＮＥ　、ＴＲＩ　、ＱＵＡＤ　、ＲＥＣＴ）の場
合、選択肢ａ）が選択される。指標で示されたレジスへ
の相対的書込み（ＲＥＬＰＮＴ、ＩＬＬＩＮＥ、ＲＥＬ
ＴＲＩ　、ＲＩ８ＬＱＵＡＤ、ＲＥＬＲＥＣＴ）の場合
は、選択肢ｂ）が選択される。他の全ての書込みでは選
択肢ｃ）を選択する。Ｘ座標のローディングは同じ流れ
に従う。

以上説明した制約と定義に留意し、また、指標論理４３
における指標レジスタ値が「０１」であり且つ第４図を
参照して先に説明したようなレジスタ（ＸＯ，ＹＯ）〜
（Ｘ３．Ｙ３）は全て０であると仮定すると、第１の例
と同様に終端点のＸ、Ｙ座標が（３，６）（７，９）で
ある１本の線を規定するようにレジスタをロードするた
めに、以下に示すシーケンスに従って事象は起こる。

クロックサイクル０で、Ｐ　ｎ　ｔ　Ｙ　（６）書込み
指令はＤａｔａＩｎに値６を乗せ、ローディング制御状
態機械３３へのレジスタアドレス入力が、入力データは
１つのＹ点であることを示す値を含むようにする。

クロックサイクル１（第３図を参照）で、マルチプレク
サ３６は、ＤａｔａＩｎの下位１６ビツトを選択せよと
の命令を受取り、マルチプレクサ３５（すなわち、マル
チプレクサ３５＆と３５ｂ）及び４０と、論理ゲート４
２とは、ＹＲａｓＯｆｆの下位１６ビツトを通過させよ
との命令を受取る。このように、クロックサイクル１の
間に、加算器３１はマルチプレクサ３６の出力と論理ゲ
ート４２の出力とを加算し、その結果を出力端子から発
生する。

クロックサイクル１の終了時に、レジスタＹＯＬ〜Ｙ３
Ｌはイナープルされ、加算器３１からの値、すなわち、
ＤａｔａＩｎにあった値６の下位ビットを表わす６がロ
ードされる。クロックサイクル２では、マルチプレクサ
３６はＤａｔａＩｎの上位１６ビツトを選択せよとの命
令を受取り、マルチプレクサ３５及び４０と、論理ゲー
ト４２とは、ＹＲａｓＯｆｆの符号拡張上位１６ビツト
を通過させよとの命令を受取る。このように、クロック
サイクル２の間に、加算器３１はマルチプレクサ３６の
出力と論理ゲート４２の出力とを加算し、その結果を出
力端子から発生する。クロックサイクル２の終了時に、
レジスタＹＯＨ−Ｙ３Ｈはイネーブルされ、加算器３１
の出力端子からの値がロードされる。

サイクル３では、ｐｎｔｘ（３）書込み指令はＤａｔａ
Ｉｎに値３を乗せ、ローディング制御状態機械３３への
レジスタアドレス入力が、入力データはＸ点であること
を示す値を含むようにする。また、クロックサイクル３
では、マルチプレクサ３６はＤａｔａＩｎの下位１６ビ
ツトを選択せよとの命令を受取り、マルチプレクサ３５
及び４０と、論理ゲート４２とはＸＲａ５Ｏｆｆの下位
１６ビツトを通過させよとの命令を受取る。クロックサ
イクル３の間に、加算器３１はマルチプレクサ３６の出
力と論理ゲート４２の出力とを加算し、その結果を出力
端子から発生する。クロックサイクル３の終了時に、レ
ジスタＸ０Ｌ−Ｘ３Ｌはイネーブルされ、加算器３１か
らの値、すなわち、ＤａｔａＩｎ　Ｋあった値３の下位
ビットを表わす３がロードされる。クロックサイクル４
で、マルチプレクサ３６はＤａｔａＩｎの上位１６ビツ
トを選択せよとの命令を受取り、マルチプレクサ３５及
び４０と、論理ゲート４２とは、ＸＲａ５Ｏｆｆの符号
拡張上位１６ビツトを通過させよとの命令を受取る。ク
ロックサイクツ娑４では、加算器３１はマルチプレクサ
３６の出力と論理ゲート４２の出力とを加算し、その結
果を出力端子から発生する。クロックサイクル４の間に
、レジスタＸＯＨ〜Ｘ３Ｈはイネーブルされて加算器３
１の出力端子からの値がロードされ、指標レジスタは増
分される。クロックサイクル５で、ＬｉｎｅＹ（９）書
込み指令はｐａｔａＩｎに値９を乗せ、ローディング制
御状態機械３３へのレジスタアドレス入力が、入力デー
タはＹ線であることを示す値を含むようにする。クロッ
クサイクル５では、マルチプレクサ３６はＤａｔａＩｎ
の下位１６ビツトを選択せよとの命令を受取り、マルチ
プレクサ３５及び４０と、論理ゲート４２とは、ＹＲａ
ａＯｆｆの下位１６ビツトを通過させよとの命令を受取
る。クロックサイクル５の間に、加算器３１はマルチプ
レクサ３６の出力と論理ゲート４２の出力とを加算し、
その結果を出力端子から発生する。クロックサイクル５
の終了時に、レジスタＹ２Ｌ　、Ｙ３Ｌ及びＹＯＬはイ
ネーブルされ、加算器３１からの値、すなわち、Ｄａｔ
ａＩｎにあった値９の下位ビットを表わす９がロードさ
れる。クロックサイクル６では、マルチプレクサ３６は
ＤａｔａＩｎの上位１６ビツトを選択せよとの命令を受
取り、マルチプレクサ３５及び４０と、論理ゲート４２
とは、ＹＲａｓＯｆｆの符号拡張上位１６ビツトを通過
させよとの命令を受取る。クロックサイクル６で、加算
器３１はマルチプレクサ３６の出力と論理ゲート４２の
出力とを加算し、その結果を出力端子から発生する。ク
ロックサイクル６の間に、レジスタＹ２ＨＹ３Ｈ及びＹ
ＯＨはイネーブルされ、加算器３１の出力端子からの値
がロードされる。クロックサイクル？では、ＬｉｎａＸ
（７）書込み指令がＤａｔａＩｎに値７を乗せ、ローデ
ィング制御状態機械３３へのレジスタアドレス入力が、
入力データはＸ線であることを示す線を含むようにする
。同様にして、最終的にはレジスタＸ２Ｌ　、Ｘ３Ｌ及
びＸＯＬがイネーブルされて、値７がロードされ、その
後、指標レジスタは、先に示した通り、２から３に増分
される。他の目的物に対するＸ／Ｙ座標レジスタのロー
ディングも、上述と同じパイプライン方式に従う。三角
形と、矩形の場合の例は先の第２の例と、第３の例に挙
げられている。四辺形の対象物も同じようにしてロード
される。

ラスターオフセットレジスタ４１とクリップ座標レジス
タ３９は、以上説明したようなＸ／Ｙ座標レジスタ３７
のロードと同様にしてロードされるが、論理ゲート４２
は加算サイクルごとにＯになるように命令される（すな
わち、絶対ローティング）。

本発明は、指標論理４３に含まれる指標レジスタを使用
することにより、対象物の複製を表示するのに効率良い
メカニズムを形成する相対アドレス指定をさらに実行す
る。゛相対アドレス指定は、次のような例を挙げて説明
すると最もわかりやすい。三角形の３つの頂点は（Ｘ（
ｉ　ｒ　ｙｏ　）　＋　（ＸＩ　＋Ｙ＋）及び（Ｘ２．
Ｙ２）として規定されることができる。この対象物を表
示装置の様々に異なる場所に５０回複製するためには、
１５０対のＸ、Ｙ座標を記憶することが必要であろう。

相対アドレス指定を使用する場合、１つの頂点を原点（
ｘｏｌ　ｙ、　）として規定し、第２の頂点と、第３の
頂点を先の頂点からのオフセット、すなわち、Δｘｏｌ
　、ΔＹＯＩ及びΔＸ２３．ΔＹ２３として規定する。

対象物を５０回複製するには、それら２対のオフセット
と、複製ごとの新たなＸ。、Ｙｏとを（すなわち、５０
個の対象物原点に２対のオフセットを加えたものを）記
憶するだけで良い。

本発明によれば、これは、まず、Ｘ／Ｙ座標レジスタ３
７の中の複数対のレジスタのうち１対に、指標指示ロー
ディング形式（すなわち、ＰｎｔＹ。

ＰｎｔＸ）を利用して、原点座標対頂点を記憶すること
により、実行可能である。続いて、指標レジスタの現在
値により指示される頂点に対して、２つのオフセット頂
点を記憶する。これは、レジスタローディングに先立っ
てＤａｔａＩｎに追加されるべき（ｉｎｄｅｘ−Ｌ）に
より指示される頂点を選択することによって実行される
。（１ｎｄｅｘ−１）により表わされる頂点は、書込み
の種類（ＰＮＴ　。

ＬＩＮｇなど）にかかわらず、先の指標指示書込み時に
ロードされたことが保証されているので、その頂点は、
相対オフセットを適用する元になる頂点である。

比較論理／結果記憶装置４７ 次に、第７図及び第８図を参照して、比較論理／結果記
憶装置４１を説明する。比較論理／結果記憶装置４１は
マルチプレクサ１０１　、１０３　、１０５　。

１０１及び１０９（第７図を参照）と、比較器１２１〜
１２４、マルチプレクサ１３１〜１４６及びレジスタＲ
１〜Ｒ４４（第８図を参照）とから構成される。

レジスタＲ１〜Ｒ４４は、第２表に示す通り、比較器１
２１〜１２４の動作の結果を記憶する。

第　　２ Ｉ ｉ６ ＸＯ：Ｘ　Ｃｌ　ｆ　ｐＭｌ　ｎ ＸＯ：ＸＴｅａｔＭｌｎ ＸＯ：Ｘ　Ｃ１ｉ　ｐＭａｘ ＸＯ：Ｘ　Ｔ　ｅ　ｓ　ｔＭａ　ｘ ＸＩ　：Ｘ　Ｃ１１ｐＭｉ　ｎ Ｘｉ　：ＸＴｅ　ｓ　ｔＭｉ　ｎ Ｘｌ：ＸＣ１１ＸＣ１１ ｐ　１　：Ｘ　Ｔａ　ｓ　ｔＭａ　ｘ Ｘ２：ＸＣ１ｌｐＸＣ１ １ｐ：ＸＴｅａｔＭｉｎ Ｘ２：ＸＣ１ｉｐＸＣ１ １ｐ：ＸＴｅｓｔＭａｘ Ｘ３：ＸＣ１ｉｐＸＣ１ １ｐ　：ＸＴｅ　ｓ　ｔＭｔ　ｎ Ｘ３：ＸＣ１ｉｐＭａｘ Ｘ３　：Ｘ　Ｔｏ　ｓ　ｔＭａ　ｘ ＸＯ：Ｘｌ Ｘｏ　：Ｘ２ ＸＯ：Ｘ３ Ｘｌ：Ｘ２ ｘｌ：Ｘ３ Ｘ２　：Ｘ３ 表 ＹＯ：Ｙ　Ｃ１ｉ　ｐＭｌ　ｎ ＹＯ：ＹＴｅｓｔＭｌｎ ＹＯ：ＹＣｌｉｐＭａｘ ＹＯ：ＹＴｅｓｔＭａｘ Ｙｌ：ＹＣｌｉｐＭｉｎ Ｙｌ：ＹＴｅｓｔＭｉｎ Ｙｌ：ＹＣｌｌｐＭａｘ Ｙｌ：ＹＴｅｇｔＭａｘ Ｙ２：ＹＣｌｉｐＭｌｎ Ｙ２：ＹＴｅｓｔＭｌｎ Ｙ２：ＹＣｌｉｐＭａｘ Ｙ９：ＹＴｅｓｔＭａｘ Ｙ３：ＹＣｌｌｐＭｉｎ Ｙ３　：ＹＴａ　ｓ　ｔＭｌ　ｎ Ｙ３：ＹＣｌｌｐＭａｘ Ｙ３：ＹＴａｓｔＭａｘ ＹＯ：ＹＩ ＹＯ：Ｙ２ ＹＯ：Ｙ３ Ｙｌ：Ｙ２ Ｙｌ　：Ｙ３ Ｙ２　：Ｙ３ 第２表において、１ビツトの結果を記憶するＸＣ１１ｐ
Ｍｉｎ／Ｍａｘ　、　Ｙ　Ｃ１ｉ　ｐＭｌ　ｎ／Ｍａｘ
　、ＸＴｅ　ｓ　ｔＭｆ　ｎ／Ｍａｘ及びＹＴｅ　ａ　
ｔＭｉ　ｎ／Ｍａｘに関わる比較値を除いて、指示され
たレジスタは２つの指示値の相互比較の２ビツトの結果
を記憶する。コロンの左側にある値がコロンの右側の値
よシ大きい場合、対応するレジスタに記憶される２進値
は「１０」である。また、コロンの左側にある値がコロ
ンの右側の値より小さい場合には、対応するレジスタに
記憶される２進値は「０１」である。２つの値が等しい
場合、対応するレジスタに記憶される２進値は「００」
である。ＸＣ１ＸＣ１１ｐ　、ＹＣｌｉｐＭｉｎ　、Ｘ
ＴｅｓｔＭｉｎ及びＹ　Ｔａ　ｓ　ｔＭｌ　ｎの場合、
それと比較された座標値のほうが小さければ１−１」が
記憶されるが、そうでない場合には「０」が記憶される
。ｘｃｉｔｐＭａｘ　、ＹＣｌｌｐＭａｘ　、　ＸＴｅ
ａｔＭａｘ及びＹＴｓｓｔＭａｘの場合には、それと比
較した値のほうが大きければ１」が記憶され、そうでな
い場合には１−ｏ」が記憶される。

マルチプレクサ１０１　、１０３　、１０５　、１０７
及び１０９に対する入力はＸ／Ｙ座標レジスタ３７、す
なわち、ＸＯＬ、ＹＯＬ〜Ｘ３Ｌ　、Ｙ３Ｌ　と、クッ
ププ座標レジスタ３９、すなわち、ＸＣ１ＸＣ１１ｐ　
、　ＹＣ目ｐＭｉｎ及びＸＣ目ｐＭａｘ、ＹＣＮｐＭａ
ｘと、試験ウィンドウ制御論理４５、すなわち、ＸＴｅ
ｓｔＭｉｎ。

ＹＴａｓｔＭｉｎ　、ＸＴｅｓｔＭａｘ及びＹ　Ｔｅ　
ｓ　ｔＭａｘ　とから得られる。当然のことながら、あ
る１つの時点で、？　／Ｌ／チプレク？　１０１　、１
０３　、１０５　、１０７及び１０９に対する入力は、
比較制御状態機械４９により発生されるＭＵＸ　Ｅｎａ
ｂｌｅ信号に基づいて、前述のようにＸ値又はＹ値のい
ずれか一方となる。

比較器１２１はマルチプレクサ１０１の出力と、マルチ
プレクサ１０９の出力とを比較する。同様に、比較器１
２２〜１２４は、それぞれ、マルチプレクサ１０３の出
力、マルチプレクサ１０５の出力、マルチプレクサ１０
７の、出力と、マルチプレクサ１０９の出力とを比較す
る。比較器１２１〜１２４の出力は、下記のようにロー
ドされるべきレジスタＲ１〜Ｒ４４へ適切なデータを送
るマルチプレクサ１３１〜１４６に入力される。

比較器１２１の出力は、第８図及び下記の第３表に示す
通シ、Ｘ値に関してはレジスタＲ１，Ｒ２゜Ｒ３，Ｒ４
，Ｒ５，Ｒ９，Ｒ１３，Ｒ１７，Ｒ１８及びＲ１９をロ
ードし、Ｙ値に関してはＲ２３，Ｒ２４゜Ｒ２５，Ｒ２
６，Ｒ２７，Ｒ３１、Ｒ３５，Ｒ３９，Ｒ４０及びＲ４
１をロードするために使用されるマルチプレクサ１３１
〜１３５　、１３９及び１４３に結合される。第３表に
おいて、Ａ、Ｂ、Ｃ及びＤは比較器１２１　、１２２　
、１２３及び１２４をそれぞれ指している。

比較器１２２の出力は、第８図及び第３表に示す通り、
Ｘ値に関してはレジスタＲ２，Ｒ５，Ｒ６゜Ｒ７，Ｒ８
，Ｒ１０，Ｒ１４，Ｒ１７，Ｒ２０及びＲ２１をロード
し、Ｙ値に関してはレジスタＲ２４，Ｒ２７Ｒ２８，Ｒ
２９，Ｒ３０，Ｒ３２，Ｒ３６，Ｒ３９，Ｒ４２及びＲ
４３をロードするために使用されるマルチプレクサ１３
２　、１３５　、１３６　、１３７　、１３８　、１４
０及び１４４に結合される。

比較器１２３の出力は、第８図及び第３表に示す通り、
Ｘ値に関してはレジスタＲ３，Ｒ７，Ｒ９゜Ｒ１０、Ｒ
１２，Ｒ１５，Ｒ１８，Ｒ２０及びＲ２２をロードし、
Ｙ値に関してはレジスタＲ２５，Ｒ２９゜Ｒ３１、Ｒ３
２、Ｒ３４，Ｒ３７，Ｒ４０、Ｒ４２及びＲ４４をロー
ドするために使用されるマルチプレクサ１３３　、１３
７　、１３９　、１４０　、１４２及び１４５に結合さ
れる。

比較器１２４の出力は、第８図及び第３表に示す通り、
Ｘ値に関してはレジスタＲ４，Ｒ８，Ｒ１２゜Ｒ１３，
Ｒ１４，Ｒ１５，Ｒ１６，Ｒ１９，Ｒ２１及びＲ２２を
ロードし、Ｙ値に関してはし・ジスタＲ２６゜Ｒ３０、
Ｒ３４，Ｒ３５，Ｒ３６，Ｒ３７，Ｒ３８，Ｒ４１、Ｒ
４３及びＲ４４をロードするために使用されるマルチプ
レクサ１３４　、１３８　、１４２　、１４３　。

１４４　、１４５及び１４６に結合される。

実行され且つ記憶される比較は、座標順序付は部１７及
び機能アドレス指定ブロック１９により、支援動作（・
四辺形描出としても知られているＤＲＡＷ又はＢＬＩＴ
）を適正に実行すると共に、正しいクリツピングを実行
するために要求される比較である。

比較制御状態機械４９ 比較制御状態機械４９は、比較論理／結果記憶装置４７
にある様々な比較器、マルチプレクサ及びレジスタをイ
ネーブルする論理である。比較制御状態機械４９による
座標レジスタ及びクリップレジスタの絶対ローディング
に関する真理値表を、クロックＯと、クロック１とにつ
いて第３表に示す。尚、表中、比較器１２１〜１２４を
、それぞれ、Ａ　、Ｂ　、Ｃ及びＤとして示す。第３表
は、入力ＸＯＬ〜Ｘ３Ｌ　、　Ｘ　Ｃ１ｉｐＭｉｎ　、
　ＸＣＩ　ｉｐＭａｘ　、　ＸＴｅａｔＭｌｎ及びＸ　
Ｔｏ　ａ　ｔｙ（ａｘのそれぞれに対する各比較器１２
１〜１２４の出力を表わしている。これに関連して、第
８図によれば、マルチプレクサ１０１　、１０３　。

１０５及び１０７の出力は比較器１２１〜１２４の一方
の側に入力され、マルチプレクサ１０９の出力は他方の
側に入力されることがわかる。一貫性を保つため、たと
えば、ＸＩＬとＸＯＬとの比較といった逆の順序をとる
のではなく、ＸｏＬとＸｌｌ、との比較、ＸＩＬとＸ２
Ｌとの比較、Ｘ２ＬとＸ３Ｌとの比較等々を記憶するこ
とが必要である。このため、逆とラベル付けされた欄が
「イエス」であるときは、比較器１２１〜１２４の出力
は逆転される。これは、マルチプレクサ１３１〜１４６
の右側の入力により処理される。比較器１２１〜１２４
の出力はマルチプレクサ１３１〜１４６の左側に直接入
力される。マルチプレクサの右側の入力端子は、指示さ
れた比較器から、逆のビット順序で、２ビツトの出力を
受信する。すなわち、逆とラベル付けされた欄は、絶対
座標ロードの場合のマルチプレクサ１３１〜１４６のＭ
ＵＸ選択線に関する真理値表を成している。

第　　３　　表 ＸＯＬ：ＸＩＬ ＸＯＬ：Ｘ２Ｌ ＸＯＬ：Ｘ３Ｌ ＸＯＬ：ＸＣｌｉｐＭＸＣ １１ｐ：ＸＴｅｓｔＭｉｎ ＸＯＬ：ＸＣｌｉｐＭＸＣ １１ｐ：ＸＴｅｓｔＭａｘ ＹＥＳイエス ＹＥＳイエス ＹＥＳイエス ＹＥＳイエス ＹＥＳイエス ＹＥＳイエス ＹＥＳイエス 比較器 Ｘｌへの書込み ＷＲＩＴＥＴＯＸＩ 比　　較 ＸＩＬ：Ｘ０Ｌ ＸＩＬ：Ｘ２Ｌ ＸＩＬ：Ｘ３Ｌ ＸＩＬ：ＸＣ１１ｐＭＸＣ １１ｐ：ＸＴｅｓｔＭｉｎ Ｘｉ　Ｌ　：Ｘ　Ｃｌ　ｉ　ｐＭａ　ｘＸＩＬ：ＸＴｅ
ｓｔＭａｘ 逆 サイクル Ｎｏノー ＹＥＳイエス ＹＥＳイエス ＹＥＳイエス ＹＥＳイエス ＹＥＳイエス ＹＥＳイエス 比較器 Ｘ３への書込み ｗＲｒ’ｒｇ’ｒｏｘ３ 比　　較 Ｘ３Ｌ：Ｘ０Ｌ Ｘ３Ｌ：ＸＩＬ Ｘ３Ｌ：Ｘ２Ｌ Ｘ３Ｌ：ＸＣＩｉｐＭＸＣ ｌ１ｐ：ＸＴｅｓｔＭｉｎ Ｘ３　Ｌ　：Ｘ　Ｃｌ　ｉ　ｐＭａ　ｘＸ３Ｌ：ＸＴｅ
ｓｔＭａｘ 逆 サイクル Ｎｏノー Ｎｏノー Ｎｏノー ＹＥＳイエス ＹＥＳイエス ＹＥＳイエス ＹＥＳイエス Ｘ２Ｌ：Ｘ０Ｌ Ｘ２Ｌ：ＸＩＬ。

Ｘ２Ｌ：Ｘ３Ｌ Ｘ２Ｌ　：Ｘ　Ｃｌ　ｉ　ｐＭｌ　ｎ Ｘ２Ｌ：ＸＴｅｓｔＭｉｎ Ｘ２Ｌ：ＸＣ１１ｐＭＸＣ １１ｐ：ＸＴｅｓｔＭａｘ Ｎｏノー ＮＯノー ＹＥＳイエス ＹＥＳイエス ＹＥＳイエス ＹＥＳイエス ＹＥＳイエス Ｘ　Ｃ１１ｐＭｉ　ｎ　：ＸＯＬ ＸＣｌｉｐＭｉｎ：ＸＩＬ ＸＣｌｉｐＭｉｎ：Ｘ２Ｌ ＸＣ１１ｐＭｉれ：Ｘ３Ｌ ＸＴｅｓｔＭｉｎ：ＸＯＬ ＸＴｅｓｔＭｉｎ：ＸＩＬ ＸＴｅｓｔＭｔｎ：Ｘ２Ｌ Ｘ　ＴｅＢｔＭｉｎ：Ｘ３Ｌ Ｎｏノー Ｎｏノー Ｎｏノー Ｎｏノー Ｎｏノー Ｎｏ　ノー Ｎｏノー Ｎｏノー 比較器 比　　較 逆 サイクル Ａ　　　　　ＸＣＩ　ｉｐＭａｘ：ＸＯＬ　　Ｎｏノー
　　　ＯＢ　　　　　ＸＣ１ＸＣ１１ｐ：ＸＩＬ　　Ｎ
ｏノー　　　ＯＣＸＣ１ＸＣ１１ｐ：Ｘ２Ｌ　　Ｎｏノ
ー　　　〇Ｄ　　　　　ＸＣＩＸＣｌｌｐ：Ｘ３Ｌ　　
Ｎｏ　ノー　　　ＯＡ　　　　　ＸＴａａｔＭａｘ：Ｘ
Ｏ３Ｎｏ　ノー　　　ＩＢ　　　　　Ｘ　Ｔｅ　ａ　ｔ
Ｍａｘ　：ＸＩＬ　　Ｎｏ　ノー　　　ＩＣＸＴｅｓｔ
Ｍａｘ：Ｘ２Ｌ　　Ｎｏノー　　　ＩＤ　　　　　ＸＴ
ｅａｔＭａｘ：Ｘ３Ｌ　　Ｎｏノー　　　１ＹＯＬ〜Ｙ
３Ｌ　、ＹＣｌｌｐＭｉｎ　、ＹＣｌｉｐＭａｘ　、Ｙ
ＴｅｓｂＭｉｎ及びＹＴａｓｔＭａｘに関しては、第３
表の結果を同じように繰返せば良い。第９図は、Ｄａｔ
ａＩｎの信号と、ラスターオフセットレジスタ４１、Ｘ
／Ｙ座標レジスタ３７、クリップ座標レジスタ３９及び
比較論理／結果記憶装置４７により実行されるレジスタ
ローディングとの相対タイミングを示す。

比較制御状態機械は、書込みサイクルと関連する指標レ
ジスタ値と、第４表の双方を利用して、先に述べたよう
な指標指示ローディング方式を支援する。指標レジスタ
値により指示されるレジスタは、指標により示される書
込みの種類とは無関係に、常に書込まれるので、マルチ
プレクサ１０１゜１０３　、１０５及び１０７に関する
適切なＭＵＸ　Ｅｎａｂ　ｌ　ｅは、比較制御状態機械
により、その座標に対する単一のレジスタ書込みを想定
して選択される。たとえば、指標３によるＸへの矩形書
込みが受信された場合、比較論理は、Ｘ３への明示書込
みが受信されたかのように動作し、必要に応じて、Ｘ３
Ｌと’１　　（ＸＯＬ、ＸＩＬ、Ｘ２Ｌ、ＸＣ１ＸＣ１
１ｐ、ＸＣ１ＸＣ１１ｐ。

ＸＴｅｓｔＭｉｎ　、ＸＴｅｓｔＭａｘ　）との比較を
実行する。

レジスタの絶対ローディングと、指標指示（又は相対指
標指示）されたロードとの隔たりは、指標指示の場合、
４７にある２つ以上の座標記憶レジスタが比較の結果を
受増るためにイネーブルされて良く、マルチプレクサ１
３１〜１４６に関するマルチプレクサ選択は、第３表で
はなく、第４表に従って発生されることにある。

先に示した、指標３による矩形Ｘ書込みの例では、比較
レジスタ（第２表又は第８図を参照）Ｒ１−Ｒ３，Ｒ１
３〜ｒｔ１６．Ｒ１７〜Ｒ１９及びＲ２１〜Ｒ２２が書
込まれる。次に挙げる複数対のレジスタは同じ比較結果
を個々に記憶する：（Ｒ１７，Ｒ２１）。

（Ｒ１８，Ｒ２２）、（Ｒ１、Ｒ１３）、（Ｒ２，Ｒ１
４）。

（Ｒ３，Ｒ１５）及び（Ｒ４，Ｒ１６）。

第　　４　　表 比較器　　比較 Ｂ　　　ＸＯ：ＸＩ ＣＸＯ：Ｘ２ Ｄ　　　ＸＯ：Ｘ３ ＣＸｌ：Ｘ２ Ｄ　　　Ｘｌ：Ｘ３ Ｄ　　　Ｘ２：Ｘ３ 種類　　　逆 ＰＮＴ　　　　　７８ｇイエス ＰＮＴ　　　　　ｙｅｓイエス ＰＮＴ　　　　　ｙｅｓイエス ＰＮＴ　　　　　　ｙｅｓイエス ＰＮＴ　　　　　　ｙｅｓイエス ＰＮＴ　　　　　ｙｅｓイエス 指標 ＸＯ：Ｘｌ Ｘｏ：Ｘ２ ＸＯ：Ｘ３ Ｘｉ　：Ｘ２ Ｘｌ：Ｘ３ Ｘ２　：Ｘ３ ＩＮＥ ＩＮＥ ＩＮＥ ＩＮＥ ＩＮＥ ＩＮＥ ｙｅｓイエス ｙｅｓイエス ｙｅｓイエス ｙｅｓイエス ｙｅｓイエス ｙｅｓイエス 比較 ＸＯ：Ｘｌ Ｘｏ：Ｘ２ ＸＯ：Ｘ３ Ｘｌ：Ｘ２ Ｘｌ：Ｘ３ Ｘ２　：Ｘ３ ｘｏ：ｘｉ ＸＯ：Ｘ２ ＸＯ：Ｘ３ Ｘｌ：Ｘ２ ＸＩ　：Ｘ３ Ｘ２：Ｘ３ ＸＯ：Ｘｌ Ｘｏ　：Ｘ２ ＸＯ：Ｘ３ Ｘｌ：Ｘ２ Ｘｌ：Ｘ３ Ｘ２：Ｘ３ 種類 ＩＮＥ ＩＮＥ ＩＮＥ ＩＮＥ ＩＮＥ ＩＮＥ ＩＮＥ ＩＮＥ ＩＮＩＥ ＩＮＥ ＩＮＥ ＩＮＩＩＥ ＩＮＥ ＩＮＥ ＩＮＥ ＩＮＥ ＩＮＥ ＩＮＥ 逆 ｎｏ　　ノー ｎｏ　　ノー ｎｏ　ノー ｙｅｓイエス ｙｅｓイエス ｙｅｓイエス ｙｅｓイエス ｙｅｓイエス ｙｅＢイエス ｎｏ　　ノー ｎｏ　　ノー ｙｅｓイエス ｙｅｓイエス ｙｅ８イエス ｙｅｓイエス ｙｅｓイエス ｙｅｓイエス ｎｏメノ ー較 ｘｏ：ｘｉ ＸＯ：Ｘ２ ＸＯ：Ｘ３ Ｘｉ　：Ｘ２ ＸＩ　：Ｘ３ 種類 ＴＲＩＡＥｃ’ｒ ＴＲＩハＥＣＴ ＴＲＩ／／ＲＥｃＴ ＴＲＩＡＥＣＴ ＴＲＩ７４化ＣＴ 逆 ｙｅｓイエス ｙｅｓイエス ｙｅｓイエス ｙｅｓイエス ｙｅｓイエス 比較 ＸＯ：Ｘｌ Ｘｏ：Ｘ２ ＸＯ：Ｘ３ Ｘｌ：Ｘ３ Ｘ２：Ｘ３ 種類 ＴＲＩハＥＣＴ ＴＲＩ／ＲＥＣＴ ＴＲＩ／ＲＥＣＴ ＴＲＩ／’ＲＥＣＴ ＴＲ５４化ＣＴ 逆 ｙｅｓイエス ｙｅｓイエス ｙｅｓイエス ｎｏメノ ーｏ　ノー ｘｏ：ｘｔ ＸＯ：Ｘ２ Ｘｌ：Ｘ２ ＸＩ　：Ｘ３ Ｘ２：Ｘ３ ＸＯ：Ｘ２ ＸＯ：Ｘ３ Ｘｌ：Ｘ２ Ｘｌ：Ｘ３ Ｘ２：Ｘ３ ＴＲＩＡＥＣＴ ＴＲＩ、４’ＬＥＣＴ ＴＲＩＡＥＣＴ ＴＲＩ／ｌ’ＬＥｃＴ ＴＲＩ、４ｔＥＣＴ ＴＲＩ、４（ＥＣＴ ＴＲＩ／Ｒ，ＥＣＴ ＴＲＩ、４ｔＥＣＴ ＴＲＩ／’ＲＥＣＴ ＴＲＩ、４ｔＥＣＴ ｎｏ　　ノー ｎｏ　ノー ｙｅｓイエス ｙｅｓイエス ｙｅｓイエス ｎｏ　ノー ｎｏ　ノー ｎｏ　ノー ｎｏ　ノー ｙｅｓイエス ｘｏ：ｘｔ ＸＯ：Ｘ２ ＸＯ：Ｘ３ ＸＯ：Ｘｌ Ｘｌ：Ｘ２ Ｘｉ　：Ｘ３ ＸＯ：Ｘ２ Ｘｌ：Ｘ２ Ｘ２：Ｘ３ ＵＡＤ ＵＡＤ ＵＡＤ ＵＡＤ ＵＡＤ ＵＡＤ ＵＡＤ ＵＡＤ ＵＡＤ ｙｅｓイエス　　　０ ｙｅｓイエス　　　０ ｙｅｓイエス　　　０ ｎｏ　ノー　　　　　１ ｙｅｓイエス　　　　１ ｙｅｓイエス　　　１ ｎｏ　ノー　　　　２ ｎｏ　ノー　　　　２ ｙｅｓイエス　　　２ ＸＯ：Ｘ３ Ｘｌ：Ｘ３ Ｘ２：Ｘ３ ＵＡＤ ＵＡＤ ＵＡＤ ｎｏ　ノー ｎｏ　ノー ｎＱ　ノー 状態発生論理５１ 状態発生論理５１は制御信号ＨＷ／ＳＷ、Ｕｐ／Ｒ−ｔ
ｏ−Ｌ及びＨＩＤ／’ＶＩＳ　を発生する。ＨＷ／ＳＷ
は、動作が本発明のハードウェアにより実行されるか、
又はソフトウェアにより実行されるかを示す２ビツトの
信号である。Ｕｐ／Ｒ−ｔｏ−ｔ、は、動作が上から下
、下から上、右から左、左から右のいずれの方向で実行
されるべきかを示す２ビツトの信号である。ＨＩＤ／Ｖ
ＩＳは、描出すべき対象物が隠れている、すなわち、活
動中のクリップウィンドウの背後にあるか、又は見える
かを示す２ビツトの信号である。これらの信号を発生す
るために、状態発生論理５１は、Ｘ座標に関してはレジ
スタＲ１〜Ｒ２２の出力、Ｙ座標に関してはレジスタＲ
２３〜Ｒ２４の出力、そして、Ｘ／Ｙ座標レジスタ３７
からの、上位１８ビツトが全て１であること及び全てＯ
であることを示す４つの４ビット値号を、入力として受
信する。状態発生論理５１により実行される論理に関す
る真理値表である第１０図から第１４図を参照して、状
態発生論理が上記の信号をいかにして発生するかを説明
する。第１０図から第１４図の真理値表を実現するため
に必要な論理回路は、関連技術を熟知した人の能力の範
囲内に十分に入っている。

第１０図は、ＸＯ座標（ＸＯＬ及びＸ０Ｈ）に関する比
較をλり用する真理値表である。Ｘ１〜Ｘ３及びＹＯ−
Ｙ３に関する比較結果を利用する真理値表は、それらの
座標を代入し、Ｙ座標の場合にはＸＣ１ｌｐＭｌｎ　、
Ｘ　Ｃ１ｉｐＭａｘ　、　ＸＴｅａｔＭｉｎ及びＸＴｅ
ａｔＭａｘの代わりにＹＣｌｉｐＭｌｎ、ＹＣｌｉｐＭ
ａｘ、ＹＴｅｓｔＭｉｎ及びＹＴｅｓｔＭａｘを使用す
ることにより得られる。表の左側は入力、右側は出力で
ある。表中、記号「−」は配慮無用、０及び（Ｏは、そ
れぞれ、パスビット値が全てｌであることと、全て１で
あるとは限らないことを表わしくＸ／Ｙ座標レジスタ３
７から）、Ｚ及び１ｚは、それぞれ、バスビット値が全
て０であることと、全て０であるとは限らないことを表
わす（Ｘ／Ｙ座標レジスタ３７から）。ｒ　ＸＱ　　１
ｎｓｉｄｅ　２１４Ｊは、３２ビツトのＸＯ座標を１５
ビツトで表示可能であることを示し、ｒ　ＸＯ１ｎｓｉ
ｄｅ　ｃｌｉｐ　Ｊは、ＸＯがクリップウィンドウのＸ
境界の上又はその内側にあることを表わし、［ＸＯ１ｎ
ｓｉｄｅ　ｔｅｓｔ　Ｊは、ＸＯが試験ウィンドウのＸ
境界の上又はその内側にあることを表わす。出力ｒ　Ｘ
Ｏ（ＸＣ１ＸＣ１１ｐ　Ｊ　、　「ＸＯ（ＸＴｅｓｔＭ
ｌｎ　Ｊ　、　ｒ　ＸＯ＞　ＸＣ１ＸＣ１１ｐ　Ｊ及び
ｒｘ。

）　ＸＴｅｓｔＭａｘ　Ｊはフィードバックされて、入
力として使用される。出力を形成するために、水平線上
にある入力はＡＮＤ演算され、縦の列にある出力はＯＲ
演算される。すなわち、第１０図の最初の２行を例にと
ると、Ｘｏ（３１）（すなわち、その符号ピット）が０
であり且つＸＯ（：３０：１４）（すなわち、上位ビッ
ト１４〜３０）が全てＯであるか、あるいは、ＸＯＩ：
３１）が１であシ且つＸ０Ｃ３０：１４）　　が全て１
であれば、ＸＯＦｉｉｎｓｉｄｅ２１４である。同様に
、第１０図の最後の行についていうと、ＸＯ（ＸＴａｓ
ｔＭｉｎがＯであＩ）（すなわち、偽）且つＸ　Ｏ＞Ｘ
　Ｔｅ　ｇ　ｔＭａ　ｘは０であるならば、ＸＯは試験
ウィンドウめ内側にある。

第１１図ａ及び第１１図すは、４つのＸ頂点のそれぞれ
と、４つのＹ頂点のそれぞれとの比較を利用する真理値
表である。第１Ｏ図の場合と同様に、水平入力線上にあ
る値は互いにＡＮＤ演算されて、その結果は論理値１（
真）又は０（偽）となり、指示されている出力（ｔｏｐ
　、　ｂｏｔｔｏｍ、　ｒｉ　−ｇｈｔ及び１ｅｆｔを
除く）は、その対応する縦の列をＯＲ演算することによ
り形成される。０，１゜２又は３として示されている出
力ｔｏｐ　、　ｂｏｔｔｏｍ。

ｒｉｇｈｔ及び１ｅｆｔは次のように解釈される。値０
　、　］、　、　２又は３は、ＸＯ〜Ｘ３又はＹＯ−Ｙ
３のうちどの座標が最大（ｔｏｐ）、最小（ｂｏｔｔｏ
＋ｆ＋）＋最も右（ｒｉｇｈｔ）又は最も左（ｌｅｆｔ
）であるかを指定する。入力側にある記号＜、＞、Ｅ、
Ｌ及びＧは、指定の比較結果がより小さいこと、より大
きいこと、等しいこと、以下であること及び以上である
ことをそれぞれ表わす。

出力の意味は表により規定されるが、以下に、指示され
た出力がそれぞれ何を表わすかをことばで説明する。

＋１１ｅｇａｌ−４対の頂点により規定される対象物を
通って１本の水平線を描く場合に、その線が２つ以上の
縁部と交差するであろうということを意味する。ちょう
ネクタイを形成する対象物は、ｉｌｌｅｇａｌ　を真に
する対象物の１例である。

ｈｏｒｉｚ　−４つの頂点全てが同じＹ値を有すること
を意味する。

ｖｅｒ、ｔ　　４つの頂点全てが同じＸ値を有すること
を意味する。

ｒｅｃｔ　　４つの座標により規定される対象物が矩形
を形成することを意味する。

１ｉｎｅ　　　４つの座標により規定される対象物が１
本の線を形成することを意味する。

ＥＱＯＩ−頂点Ｏが頂点１と等しい（同じ点を規定する
）ことを意味する。

ＥＱ　　１２−頂点１が頂点２と等しい（同じ点を規定
する）ことを意味する。

ＥＱ　　２３−頂点２が頂点３と等しい（同じ点を規定
する）ことを意味する。

ＥＱ　　３０−頂点３が頂点Ｏと等しい（同じ点を規定
する）ことを意味する。

第１２図ａから第１２図ｄは、４つのＸ頂点及び４つの
Ｙ頂点と、クリッピング境界との比較を利用する真理値
表を規定する。入力ｔｏｐ　、ｂｏｔｔｏｍ。

ｒｉｇｈｔ及び１ｅｆｔは第１１図ａ及び第１１図すの
真理値表からとったものである。出力ｔｏｐ　ｖｉｓｉ
ｂｌｅ。

１）ｏｔｔｏｍ　ｖｉｓｉｂｌｅ　、　ｒｉｇｈｔ　ｖ
ｉｓｉｂｌｅ及びｌｅｆ　ｔｖｉｓｉｔ）ｌｅが１（す
なわち、真）であるとき、４対の座標により規定される
対象物はクリップウィンドウの内側にある。５ｕｒｒｏ
ｕｎｄ　ｃｌｉｐが１であるとき、対象物はクリップウ
ィンドウの外側にあるが、クリップウィンドウを取囲ん
でいる。ｈｉｄｄｅｎは四辺形についてのみ適用でき、
４つの頂点全てが、皆、クリップウィンドウの右、左、
上又は下にあることを表わす。ｈｉｄｄｅｎ　　０１（
ＢＬＩＴ　ＳＲＣ矩形を指す）と、ｈｉｄｄｅｎ　　２
３（ＢＬＩＴ　ＤＥＳＴ矩形を指す）は、ＢＬＩＴに関
して、同様の意味をもつ。

第１３図は、４つのＸ頂点及び４つのＹ頂点と、試験ウ
ィンドウの境界との比較を利用する真理値表を規定する
。出力ｒ　ｔｏｐ　ｗｌｔｈｉｎ　ｔｅｓｔ　Ｊ及びｒ
　ｂｏｔｔｏｍ　ｗｉｔｈｉｎ　ｔｅｓｔ　Ｊは、真で
あるとき、対象物の縁部が試験ウィンドウの上の境界の
内側にあることと、下の境界の内側にあることをそれぞ
れ表わす。

第１４図は、ページ境界越え及びクリッピングの対象で
ある画素の処理をできる限り少なくするために、信号ｂ
ｌｉｔ　ｒ−ｔｏ−１、ｂｌｉｔ　ｕｐ、ｄｒａｗｒ　
−ｔｏ　−１及びｄｒａｗ　ｕｐ　　を発生することに
より、対象物を描出すべき方向又はＢＬＩＴを実行すべ
き方向を示す真理値表を規定する。これらの信号は、第
２図に示す信号Ｄｒａｗｉｎｇ　Ｄｉｒｅｃ口Ｏｎを構
成する。本発明のこの面に関するさらに詳細な記載は、
年　月　　日出願の同時係属出願−出願番号　　　−に
見られる。

第１０図から第１４図の真理値表に基づいて、状態発生
論理５１は第２図に示す信号ＨＷ、ＳＷ。

ＨＩＤ及びＶＩＳを次のように発生する。

四辺形の対象物の場合： ＨＷ　＝　ｈｉｄｄｅｎ又は ５ｕｒｒｏｕｎｄ　ｃｌｉｐ又は （ｈｉｄｄｅｎでなく且つ ｉｌｌｅｇａｌでなく且つ 全ての頂点は１ｎｓｉｄｅ　２”であり且つ（全ての頂
点は１ｎｓｉｄｅ　ｔｅｓｔか又は（線であり且つ少な
くとも１つの終端 点は１ｎｓｉｄｅ　ｔｅｓｔである）又は（ＸＯ〜Ｘ３
は１ｎｓｉｄｅ　ｔｅｓｔであり且つ上又は下の頂点は
１ｎｓｉｄｅ　ｔｅｓｔである）又は ｒｅｃｔ）。

５Ｗ＝ＨＷにあらず ＨＩＤ　＝　ｈｉｄｄｅｎ ＶＩＳ＝　ｈｉｄｄｅｎにあらず ＢＬＩＴの場合： ＨＷ＝ｈｉｄ　　２３又は （ｈｉｄ　　０１及びＢＬＩＴ　ＳＲＣＣＦ（Ｋ　＝１
０）又は （ｈｉｄｏｌでなく且つ ＢＬＩＴ　　ＳＲＣＣＨＫ＝１０であり且つｈｉｄ　　
２３でなく且つ ソース矩形は１ｎｓｉｄｅ　２”　であり且つ宛先矩形
は１ｎｓｉｄｅ　２”である）又は（ＢＬＩＴ　’ＳＲ
ＣＣＨＫ＝　０１且つｈｉｄ　　２３　でなく且つ ソース矩形は１ｎａｉｄｅ　２”であり且つ宛先矩形は
１ｎｓｉｄｅ　２”である）ここで、ＢＬＩＴ　ＳＲＣ
ＣＨＫは、ソース矩形とクリツピ／ノウイントウとの関
係を考慮することが望まれる場合に「１０」にセットさ
れるＣＰＵからの２ビツト直である。これは、本発明を
利用しうる様々な図形用ソフトウェアがＳＲＣ矩形及び
クリッピング境界の処理に関して一貫性をもたないため
に、必要なのである。・この理由により、好ましい実施
例は、ソフトウェア選択可能オプションとして、左側Ｂ
ＬＩＴ　　ＳＲＣ矩形クリップ検査を備えている（　Ｂ
ＬＩＴ　　ＳＲＣＣＨＫ＝　０１はＳＲＣクリップ検査
をディスエーブルし、ＢＬＩＴ　　ＳＲＣＣＨＫ＝１０
はＳＲＣクリップ検査をイネーブルする）。

５Ｗ＝ＨＷにあらず ＨＩＤ　　＝　　ｈｉｄ　　　２３ ＶＩＳ＝ｈｉｄ　　２３　にあらず 本発明の好ましい実施例はクロックサイクル２つ分の座
標ロード段階と、その後に続くクロックサイクル２つ分
の比較段階とを利用している。これら２つの段階は前述
のように重なシ合うことができるが、総待ち時間は３ク
ロツクサイクルであり、１つおきのクロックサイクルで
新たな入力を受信することができる（又は新たな結果を
利用することができる）（すなわち、スループットは２
クロツクサイクル）。上記の例では、座標ステージング
部１５は好ましい実施例に与えられたできる限り速い速
度でデータを受信することもわかる。

しかしながら、上述の回路がそれより遅い（頻度の少な
い）どのようなデータ到着速度でも処理することは当業
者には明白なはずである。また、論理を追加しても構わ
ないならば、本発明の単純な拡張として、総待ち時間の
短縮とスループットの縮小が可能であることも自明であ
ろう。

【図面の簡単な説明】

第１図は、本発明によるワークステーション用図形サブ
システムの概観ブロック線図、第２図は、本発明による
図形サブシステムの座標ステージング部のブロック線図
、 第３図は、加算器３１及びマルチプレクサ３５の詳細な
ブロック線図、 第４図は、Ｘ／Ｙ座標レジスタ３７の詳細なブロック線
図、 第５図は、クリップ座標レジスタ３９の詳細なブロック
線図、 第６図は、ラスターオフセットレジスタ４１の詳細なブ
ロック線図、 第７図は、試験ウィンドウ制御論理４５の詳細なブロッ
ク線図、 第８図は、比較論理／結果記憶装置４７の詳細なブロッ
ク線図、 第９図は、ローディング制御状態機械３５と、比較論理
／結果記憶装置４７により実行される比較との相対タイ
ミングを示す表、 第１０図は、ＸＯ座標に関する比較の結果金利用する真
理値表、 第１１図ａ及び第１１図すは、４つのＸ座標のそれぞれ
と、４つのＹ座標のそれぞれとの比較を利用する真理値
表、 第１２図ａ〜第１２図ｄは、４つのＸ頂点及び４つのＹ
頂点と、クリッピング境界との比較を利用する真理値表
、 第１３図は、４つのＸ頂点及び４つのＹ頂点と、試験ウ
ィンドウ境界との比較を利用する真理値表、第１４図は
、対象物を描出すべき又はｂｌｉｔを実行すべき方向を
示す真理値表である。 １１・・・・バスインタフェース論理、１３・・・・デ
ータ経路／メモリインタフェース、１５・・・・座標ス
テージング部、１７・・・・座標順序付は部、１９・・
・・機能アドレッシングブロック、２１・・・・マスク
発生ブロック、２３・・・・線形アドレス発生器、３１
・・・・加算器、３３・・・・ローディング制御状態機
械、３５マルチプレクサ、３７・・・・Ｘ／Ｙ座標レジ
スタ、３９・・・・クリップ座標レジスタ、４１・争・
・ラスターオフセットレジスタ、４３ｅ・番・指標論理
、４５・・・・試験ウィンドウ制御論理、４７・・・・
比較論理／結果記憶装置、４９・・・・比較制御状態機
械、５１・・・・状態発生論理。 特許出願人　　　サン・マイクロシステムズ・インコー
ホレーテッド代 理 人 山 川 政 樹 Ｃ巳Ｊへ／わ５ ＦＩＧ、　１ ＦＩＧ、　３ ！１ Ｑ）

Claims (2)

【特許請求の範囲】
1. （１）描出されるべき四辺形か、移動されるべきブロッ
   ク画像のいずれか一方の対象物であり、図形サブシステ
   ムにより表示されるべきこの対象物の座標を複数のレジ
   スタにロードする画像処理装置において、 複数の対象物座標レジスタに前記対象物の座標をロード
   するローディング手段を具備し、 表示されるべき対象物は、その対象物を一義的に規定す
   るために必要な最小限の数の座標により規定される装置
   。
2. （２）描出されるべき四辺形か、移動されるべきブロッ
   ク画像のいずれか一方の対象物であり、図形サブシステ
   ムにより表示されるべきこの対象物の対象物座標を複数
   のレジスタにロードする装置で、所定の上クリップ座標
   、下クリップ座標、右クリップ座標及び左クリップ座標
   を伴なうクリップウィンドウと、前記上クリップ座標及
   び下クリップ座標と、前記右クリップ座標及び左クリッ
   プ座標とから所定のＸオフセット及びＹオフセットを伴
   なう試験ウィンドウとを有し、前記対象物座標と前記ク
   リップ座標と、前記オフセットとは、表示に先立つて対
   象物のクリッピングを実行するための計算に使用される
   ような画像処理装置において、 ｉ）複数の対象物座標レジスタに前記対象物座標をロー
   ドし、ｉｉ）複数のクリップ座標レジスタに前記クリッ
   プ座標をロードし、且つｉｉｉ）複数のオフセットレジ
   スタに前記所定のオフセットをロードするローディング
   手段を具備し、 表示されるべき対象物は、その対象物を一義的に規定す
   るために必要な最小限の数の座標により規定される装置
   。