JPH02228839A - ビツト位相同期回路 - Google Patents
ビツト位相同期回路Info
- Publication number
- JPH02228839A JPH02228839A JP1050452A JP5045289A JPH02228839A JP H02228839 A JPH02228839 A JP H02228839A JP 1050452 A JP1050452 A JP 1050452A JP 5045289 A JP5045289 A JP 5045289A JP H02228839 A JPH02228839 A JP H02228839A
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- JP
- Japan
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- clock
- phase
- data
- circuit
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- Granted
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- 238000001514 detection method Methods 0.000 claims abstract description 10
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 239000000284 extract Substances 0.000 claims description 3
- 230000007257 malfunction Effects 0.000 abstract description 4
- 238000005070 sampling Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000605 extraction Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、装置クロックと周波数とが同期しており、ビ
ット位相が任意な入力データを扱うディジタル伝送装置
ディジタル処理装置において用いられる装置クロックに
位相を同期化して出力するビット位相同期回路に関する
ものである。
ット位相が任意な入力データを扱うディジタル伝送装置
ディジタル処理装置において用いられる装置クロックに
位相を同期化して出力するビット位相同期回路に関する
ものである。
従来、この種のビット位相同期回路は、データを遅延用
ゲートで遅延させ、データの変化点のないところを選択
してビット位相を同期化していた。
ゲートで遅延させ、データの変化点のないところを選択
してビット位相を同期化していた。
上述した従来のビット位相同期回路は、ゲートの遅延時
間のバラツキによる誤動作マージンの不足、高速動作ゲ
ートが多いことによる消費電力の増大および遅延用ゲー
トを多段接続することによるゲート規模の増大などの課
題があった。
間のバラツキによる誤動作マージンの不足、高速動作ゲ
ートが多いことによる消費電力の増大および遅延用ゲー
トを多段接続することによるゲート規模の増大などの課
題があった。
本発明のビット位相同期回路は、前述した従来の課題を
解決するためになされたものであり、入力クロックから
同相ま九は逆相クロックを選択して出力するクロック位
相選択回路と、上記同相または逆相クロックで入力デー
タを抽出してデータの変化点を検出して出力するデータ
変化点検出回路と、データの変化点を検出したとき上記
クロツり位相選択回路にクロック位相を変える信号を出
力するクロック位相制御回路と、上記データ変化点検出
回路で抽出されたデータと上記クロックで抽出してクロ
ックに同期させたデータを出力する識別回路とを有して
いる。
解決するためになされたものであり、入力クロックから
同相ま九は逆相クロックを選択して出力するクロック位
相選択回路と、上記同相または逆相クロックで入力デー
タを抽出してデータの変化点を検出して出力するデータ
変化点検出回路と、データの変化点を検出したとき上記
クロツり位相選択回路にクロック位相を変える信号を出
力するクロック位相制御回路と、上記データ変化点検出
回路で抽出されたデータと上記クロックで抽出してクロ
ックに同期させたデータを出力する識別回路とを有して
いる。
本発明においては、同相または逆相クロックで入力デー
タをサンプリングし、データの変化点のないクロック位
相を選択し、同期がとれた後、さらにマスタークロック
で抽出して位相を同期化する。
タをサンプリングし、データの変化点のないクロック位
相を選択し、同期がとれた後、さらにマスタークロック
で抽出して位相を同期化する。
次に本発明について図面を参照して説明する。
第１図は本発明によるビット位相回期回路の一実施例を
示すブロック図である。同図において、１はデータ入力
端子、２紘クロツク入力端子、３はデータ変化点検出回
路、４はクロック位相選択回路、５はクロック位相制御
回路、６は識別回路、γはデータ出力端子、８はクロッ
ク出力端子である。
示すブロック図である。同図において、１はデータ入力
端子、２紘クロツク入力端子、３はデータ変化点検出回
路、４はクロック位相選択回路、５はクロック位相制御
回路、６は識別回路、γはデータ出力端子、８はクロッ
ク出力端子である。
第２図は第１図のゲートレベルの一例を示したものであ
る。同図において、第１図のデータ変化点検出回路３は
Ｄタイプフリップフロラ１３ｍ 、遅延用ゲート３ｂ、
Ｄタイプフリップフロップ３Ｃおよび排他的論理和回路
３ｄを有して構成されている。クロック位相選択回路４
は排他的論理和回路４息によυ構成されている。クロッ
ク位相制御回路５は排他的論理和回路５ａ、Ｄタイプフ
リップフロップ５ｂおよび遅延用ゲート５ｃを有して構
成されている。識別回路６はＤタイプフリップフロップ
６ａによシ構成されている。この場合、遅延用ゲート３
ｂの遅延時間１１は、Ｄタイプスリップフロップ３轟、
３ｃのセットアツプタイムをｔ８．ホールドタイムをｔ
ｈとすると、ｔｌｍｉｎ＞ｔｉ ” ｔｈとなる。ま九
、遅延用ゲー）５ｃの遅延時間ｔ２は、Ｄタイプフリッ
プフロップ５ｂのクロックの最小入力パルス幅をｔＷと
し、Ｄタイプフリップフロップ５ｂの遅延時間をｔｐｄ
ｌ を排他的論理和回路４轟の遅延時間をｔｐｄ２とす
ると、ｔｌｍｉｎ＞ ｔｗＬ ｐｄｔｍｉｎ−ｔｐｄ２
ｍｉｎとすれば良い。
る。同図において、第１図のデータ変化点検出回路３は
Ｄタイプフリップフロラ１３ｍ 、遅延用ゲート３ｂ、
Ｄタイプフリップフロップ３Ｃおよび排他的論理和回路
３ｄを有して構成されている。クロック位相選択回路４
は排他的論理和回路４息によυ構成されている。クロッ
ク位相制御回路５は排他的論理和回路５ａ、Ｄタイプフ
リップフロップ５ｂおよび遅延用ゲート５ｃを有して構
成されている。識別回路６はＤタイプフリップフロップ
６ａによシ構成されている。この場合、遅延用ゲート３
ｂの遅延時間１１は、Ｄタイプスリップフロップ３轟、
３ｃのセットアツプタイムをｔ８．ホールドタイムをｔ
ｈとすると、ｔｌｍｉｎ＞ｔｉ ” ｔｈとなる。ま九
、遅延用ゲー）５ｃの遅延時間ｔ２は、Ｄタイプフリッ
プフロップ５ｂのクロックの最小入力パルス幅をｔＷと
し、Ｄタイプフリップフロップ５ｂの遅延時間をｔｐｄ
ｌ を排他的論理和回路４轟の遅延時間をｔｐｄ２とす
ると、ｔｌｍｉｎ＞ ｔｗＬ ｐｄｔｍｉｎ−ｔｐｄ２
ｍｉｎとすれば良い。
このような構成において、クロック入力端子２から入力
されたクロックは、クロック位相選択回路４に入力され
て同相または逆相クロックが出力され、そのクロックは
データ変化点検出回路３に入力されてデータ入力端子１
から入力されたデータを抽出してデータの変化点を検出
する。ここで、もしデータの変化点があれば、クロック
位相制御回路５でクロック位相を変えるようにクロック
位相選択回路４に信号を出力する。そして異なる位相で
データの変化点を検出し、変化点がなければ同期がとれ
たと判断する。さらにデータ変化点検出回路３で一度抽
出されたデータは、識別回路６でマスタークロックを用
いて抽してクロック出力端子８に出力するクロックと同
期化したデータをデータ出力端子Ｔに出力する。
されたクロックは、クロック位相選択回路４に入力され
て同相または逆相クロックが出力され、そのクロックは
データ変化点検出回路３に入力されてデータ入力端子１
から入力されたデータを抽出してデータの変化点を検出
する。ここで、もしデータの変化点があれば、クロック
位相制御回路５でクロック位相を変えるようにクロック
位相選択回路４に信号を出力する。そして異なる位相で
データの変化点を検出し、変化点がなければ同期がとれ
たと判断する。さらにデータ変化点検出回路３で一度抽
出されたデータは、識別回路６でマスタークロックを用
いて抽してクロック出力端子８に出力するクロックと同
期化したデータをデータ出力端子Ｔに出力する。
以上説明したように本発明によれば、同相または逆相ク
ロックでデータをサンプリングし、データの変化点のな
いクロック位相を選択し、同期がとれた後、さらにマス
タークロックで抽出して位相を同期化することができる
ので、ゲート遅延時間のバラツ午による誤動作のマージ
ンが改善されるとともに高速動作ゲートが多いことによ
る消費電力を低減させることができる。また、このよう
な構成によれは、モノリシック化が容易に可能となシか
つゲート規模を小さくできるなどの極めて優れた効果が
得られる。
ロックでデータをサンプリングし、データの変化点のな
いクロック位相を選択し、同期がとれた後、さらにマス
タークロックで抽出して位相を同期化することができる
ので、ゲート遅延時間のバラツ午による誤動作のマージ
ンが改善されるとともに高速動作ゲートが多いことによ
る消費電力を低減させることができる。また、このよう
な構成によれは、モノリシック化が容易に可能となシか
つゲート規模を小さくできるなどの極めて優れた効果が
得られる。
第１図は本発明によるビット位相同期回路の一実施例を
示すブロック図、第２図は第１図のゲートレベルの回路
図である。 １・・ｅ・データ入力端子、２・・・・クロック入力端
子、３番・・・データ変化点検出回路、３１−−・・Ｄ
タイプ７リツプフロツプ、３ｂ・・・遅延用ゲート％
３ｅ・・ｅｅＤタイプフリップフロップ、３ｄ−・・拳
排他的論理和回路、４・・・・クロック位相選択回路、
４ｍ ・・・・排他的論理和回路、５・・・・クロッ
ク位相制御回路、５ａ ・・・・排他的論理和回路、５
ｂ ・・Φ・Ｄタイプフリップフロップ、５６拳・・番
遅延用ゲート、６・・・・識別回路、６ａ ・・弗・
Ｄタイプフリップフロップ、７・・・・データ出力端子
、８・Φ番―クロック出力端子。
示すブロック図、第２図は第１図のゲートレベルの回路
図である。 １・・ｅ・データ入力端子、２・・・・クロック入力端
子、３番・・・データ変化点検出回路、３１−−・・Ｄ
タイプ７リツプフロツプ、３ｂ・・・遅延用ゲート％
３ｅ・・ｅｅＤタイプフリップフロップ、３ｄ−・・拳
排他的論理和回路、４・・・・クロック位相選択回路、
４ｍ ・・・・排他的論理和回路、５・・・・クロッ
ク位相制御回路、５ａ ・・・・排他的論理和回路、５
ｂ ・・Φ・Ｄタイプフリップフロップ、５６拳・・番
遅延用ゲート、６・・・・識別回路、６ａ ・・弗・
Ｄタイプフリップフロップ、７・・・・データ出力端子
、８・Φ番―クロック出力端子。
Claims (1)
- 入力クロックから同相または逆相クロックを選択して出
力するクロック位相選択回路と、前記同相または逆相ク
ロック出力で入力データを抽出してデータの変化点を検
出して出力するデータ変化点検出回路と、前記データの
変化点を検出したとき前記クロック位相選択回路にクロ
ック位相を変える信号を出力するクロック位相制御回路
と、前記データ変化点検出回路で抽出されたデータを前
記クロックで抽出して該クロックに同期させたデータを
出力する識別回路とを設けたことを特徴とするビット位
相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050452A JPH088559B2 (ja) | 1989-03-02 | 1989-03-02 | ビツト位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050452A JPH088559B2 (ja) | 1989-03-02 | 1989-03-02 | ビツト位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02228839A true JPH02228839A (ja) | 1990-09-11 |
| JPH088559B2 JPH088559B2 (ja) | 1996-01-29 |
Family
ID=12859253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1050452A Expired - Lifetime JPH088559B2 (ja) | 1989-03-02 | 1989-03-02 | ビツト位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088559B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5778214A (en) * | 1994-12-09 | 1998-07-07 | Oki Electric Industry Co., Ltd. | Bit-phase aligning circuit |
| WO2009084124A1 (ja) * | 2007-12-27 | 2009-07-09 | Panasonic Corporation | 半導体集積回路及びその設計方法 |
-
1989
- 1989-03-02 JP JP1050452A patent/JPH088559B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5778214A (en) * | 1994-12-09 | 1998-07-07 | Oki Electric Industry Co., Ltd. | Bit-phase aligning circuit |
| WO2009084124A1 (ja) * | 2007-12-27 | 2009-07-09 | Panasonic Corporation | 半導体集積回路及びその設計方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088559B2 (ja) | 1996-01-29 |
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