JPH0222918A - インバータ回路 - Google Patents
インバータ回路Info
- Publication number
- JPH0222918A JPH0222918A JP63173231A JP17323188A JPH0222918A JP H0222918 A JPH0222918 A JP H0222918A JP 63173231 A JP63173231 A JP 63173231A JP 17323188 A JP17323188 A JP 17323188A JP H0222918 A JPH0222918 A JP H0222918A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- input terminal
- base
- npn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、インバータ回路に関し、特にＭＯＳトランジ
スタと、バイポーラトランジスタとを複合させたインバ
ータ回路に関する。
スタと、バイポーラトランジスタとを複合させたインバ
ータ回路に関する。
ＭＯＳトランジスタと、パイボーラトランジス夕とを複
合させたインバータ回路は、従来より高速動作が可能で
あることから広く利用されている。
合させたインバータ回路は、従来より高速動作が可能で
あることから広く利用されている。
第３図は従来のインバータ回路の一例を示す回路図であ
る。同図に示すように、ＮＰｒ’ｌランジスタフのコレ
クタは電源端子９に、エミッタは出力端子２に、ベース
はＰチャネルトランジスタ３のドレインに接続される。
る。同図に示すように、ＮＰｒ’ｌランジスタフのコレ
クタは電源端子９に、エミッタは出力端子２に、ベース
はＰチャネルトランジスタ３のドレインに接続される。
ＮＰＮトランジスタ８のコレクタは出力端子２及びＮチ
ャネルトランジスタ５のドレインに、ベースはＮチャネ
ルトランジスタ５のソースに、エミッタは接地電位に接
続される。Ｐチャネルトランジスタ３のドレインはＮＰ
Ｎトランジスタ７のベース及びＮチャネルトランジスタ
４のドレインに、ソースは電源端子９に、ゲートは入力
端子１に接続される。Ｎチャネルトランジスタ４のドレ
インはＰチャネルトランジスタ３のドレイン及びＮＰＮ
トランジスタ７のベースに、ソースは接地電位に、ゲー
トは入力端子１に接続される。Ｎチャネルトランジスタ
５のドレインは出力端子２に、ソースはＮＰＮトランジ
スタ８のベース及び抵抗６に、ゲートは入力端子１に接
続される。これによりＰチャネルトランジスタ３とＮチ
ャネルトランジスタでＣ−ＭＯＳインバータを構成して
いる。次に、この回路の動作を説明する。
ャネルトランジスタ５のドレインに、ベースはＮチャネ
ルトランジスタ５のソースに、エミッタは接地電位に接
続される。Ｐチャネルトランジスタ３のドレインはＮＰ
Ｎトランジスタ７のベース及びＮチャネルトランジスタ
４のドレインに、ソースは電源端子９に、ゲートは入力
端子１に接続される。Ｎチャネルトランジスタ４のドレ
インはＰチャネルトランジスタ３のドレイン及びＮＰＮ
トランジスタ７のベースに、ソースは接地電位に、ゲー
トは入力端子１に接続される。Ｎチャネルトランジスタ
５のドレインは出力端子２に、ソースはＮＰＮトランジ
スタ８のベース及び抵抗６に、ゲートは入力端子１に接
続される。これによりＰチャネルトランジスタ３とＮチ
ャネルトランジスタでＣ−ＭＯＳインバータを構成して
いる。次に、この回路の動作を説明する。
Ｎチャネルトランジスタ４は、Ｐチャネルトランジスタ
３がオフし、Ｎチャネルトランジスタ５がオンした時、
ＮＰＮトランジスタ７のベースに充電されていた電荷を
引き抜き、ＮＰＮトランジスタ７をオフ状態にするため
のトランジスタである。一方、抵抗端の一方がＮチャネ
ルトランジスタ５のソースに、他方が接地電位に接続さ
れる抵抗６は、Ｐチャネルトランジスタ３がオンし、Ｎ
チャネルトランジスタ５がオフした時、ＮＰＮトランジ
スタ８のベースに充電されていた電荷を引き抜き、ＮＰ
Ｎ）ランジスタ８をオフ状態にするための抵抗である。
３がオフし、Ｎチャネルトランジスタ５がオンした時、
ＮＰＮトランジスタ７のベースに充電されていた電荷を
引き抜き、ＮＰＮトランジスタ７をオフ状態にするため
のトランジスタである。一方、抵抗端の一方がＮチャネ
ルトランジスタ５のソースに、他方が接地電位に接続さ
れる抵抗６は、Ｐチャネルトランジスタ３がオンし、Ｎ
チャネルトランジスタ５がオフした時、ＮＰＮトランジ
スタ８のベースに充電されていた電荷を引き抜き、ＮＰ
Ｎ）ランジスタ８をオフ状態にするための抵抗である。
入力端子１への入力レベルがローレベルにスイッチする
と、出力レベルは、はぼ接地電位から電源電圧近くまで
になるが、完全には電源電圧ＶＣＣまで上がらず、ＮＰ
Ｎトランジスタ７のベース・エミッタ間のビルトイン電
圧Ｖ、、分だけ下がった電圧、すなわちＶ Ｃｃ−Ｖ
＠１１までしか上がらない。
と、出力レベルは、はぼ接地電位から電源電圧近くまで
になるが、完全には電源電圧ＶＣＣまで上がらず、ＮＰ
Ｎトランジスタ７のベース・エミッタ間のビルトイン電
圧Ｖ、、分だけ下がった電圧、すなわちＶ Ｃｃ−Ｖ
＠１１までしか上がらない。
通常、・ＶＢｇは０．６〜０．８ｖである。一方、入力
レベルがハイレベルにスイッチすると、出力レベルは、
はぼ接地電位近くになるが、この時も完全には接地電源
にはならず、ＮＰＮトランジスタ８のベース・エミッタ
間のビルトイン電圧ＶＢＥ分だけ下がった電圧までにし
か上がらない。例えば、電源電圧が５Ｖ、ベース・エミ
ッタ間のビルトイン電圧ｖｌＩＩ！が０．７Ｖとする。
レベルがハイレベルにスイッチすると、出力レベルは、
はぼ接地電位近くになるが、この時も完全には接地電源
にはならず、ＮＰＮトランジスタ８のベース・エミッタ
間のビルトイン電圧ＶＢＥ分だけ下がった電圧までにし
か上がらない。例えば、電源電圧が５Ｖ、ベース・エミ
ッタ間のビルトイン電圧ｖｌＩＩ！が０．７Ｖとする。
入力レベルがハイレベル（５Ｖ）からローレベル（設置
電位）ヘスイッチすると、出力レベルはハイレベル（４
，３Ｖ）からローレベル（０，７Ｖ）まで変化すること
になる。
電位）ヘスイッチすると、出力レベルはハイレベル（４
，３Ｖ）からローレベル（０，７Ｖ）まで変化すること
になる。
上述した従来のインバータ回路の例において、入力電圧
の振幅が５ｖであるのに対して、出力電圧の振幅は３．
６Ｖと約３０％振幅が減少することになる。トランジス
タの微細化に伴なって生じてくるホットキャリアや、耐
圧延下等の諸問題を解決するため、電源電圧の低電圧化
が行なわれると、従来例で述べた出力電圧の振幅の減少
は大きな問題となる。例えば、電源電圧を５Ｖから３Ｖ
に低くすると、出力電圧はハイレベル（２，３Ｖ）から
ローレベル（０，７Ｖ）まで変化し、振幅は１．６ｖと
なる。このような場合、駆動バイポーラトランジスタの
ベース・エミッタ間のビルトイン電圧が電源電圧に比べ
て無視することができなくなり、ベース・エミッタ間容
量の充電時間が増大してしまう、このため、ＮＰＮトラ
ンジスタ７あるいはＮＰＮトランジスタ８が導通して、
出力レベルが確定するまでの遅延時間が大きくなってし
まう、又、出力の次段にＭＯＳ回路が接続された場合、
入力電圧の振幅が１．６ｖと非常に小さいため、ＭＯＳ
回路の動作スピードが遅くなるばかりでなく、ノイズマ
ージンも小さくなってしまう欠点があった。
の振幅が５ｖであるのに対して、出力電圧の振幅は３．
６Ｖと約３０％振幅が減少することになる。トランジス
タの微細化に伴なって生じてくるホットキャリアや、耐
圧延下等の諸問題を解決するため、電源電圧の低電圧化
が行なわれると、従来例で述べた出力電圧の振幅の減少
は大きな問題となる。例えば、電源電圧を５Ｖから３Ｖ
に低くすると、出力電圧はハイレベル（２，３Ｖ）から
ローレベル（０，７Ｖ）まで変化し、振幅は１．６ｖと
なる。このような場合、駆動バイポーラトランジスタの
ベース・エミッタ間のビルトイン電圧が電源電圧に比べ
て無視することができなくなり、ベース・エミッタ間容
量の充電時間が増大してしまう、このため、ＮＰＮトラ
ンジスタ７あるいはＮＰＮトランジスタ８が導通して、
出力レベルが確定するまでの遅延時間が大きくなってし
まう、又、出力の次段にＭＯＳ回路が接続された場合、
入力電圧の振幅が１．６ｖと非常に小さいため、ＭＯＳ
回路の動作スピードが遅くなるばかりでなく、ノイズマ
ージンも小さくなってしまう欠点があった。
本発明の目的は、出力レベルを接地電位まで下げ、振幅
や消費電力をＣ−ＭＯＳのみで構成した回路と等しく、
且、バイポーラトランジスタ回路の高速、高負荷駆動能
力を備えたインバータ回路を提供することにある。
や消費電力をＣ−ＭＯＳのみで構成した回路と等しく、
且、バイポーラトランジスタ回路の高速、高負荷駆動能
力を備えたインバータ回路を提供することにある。
本発明のインバータ回路は、コレクタが第１の電位入力
端子にエミッタが出力端子に接続された第１のバイポー
ラトランジスタと、コレクタが前記出力端子にエミッタ
が第２の電位入力端子に接続された第２のバイポーラト
ランジスタと、ゲートが入力端子にソースが第３の電位
入力端子にドレインが前記第１のバイポーラトランジス
タのベースに接続されたＰチャネルＭＯＳトランジスタ
と、ゲートが前記入力端子にドレインが前記第１のバイ
ポーラトラン・ジスタのベースにソースが接地電位に接
続された第１のＮチャネルＭＯＳトランジスタと、ゲー
トが前記入力端子にドレインが前記出力端子にソースが
前記第２のパイボーラド＼ ランジスタのベースに接続された第２のＮチャネルＭＯ
Ｓトランジスタと、一方の抵抗端が前記第２のＮチャネ
ルＭＯ３）ランジスタのソースに他方の抵抗端が前記第
２の電位入力端子に接続された抵抗とを含んで構成され
る。
端子にエミッタが出力端子に接続された第１のバイポー
ラトランジスタと、コレクタが前記出力端子にエミッタ
が第２の電位入力端子に接続された第２のバイポーラト
ランジスタと、ゲートが入力端子にソースが第３の電位
入力端子にドレインが前記第１のバイポーラトランジス
タのベースに接続されたＰチャネルＭＯＳトランジスタ
と、ゲートが前記入力端子にドレインが前記第１のバイ
ポーラトラン・ジスタのベースにソースが接地電位に接
続された第１のＮチャネルＭＯＳトランジスタと、ゲー
トが前記入力端子にドレインが前記出力端子にソースが
前記第２のパイボーラド＼ ランジスタのベースに接続された第２のＮチャネルＭＯ
Ｓトランジスタと、一方の抵抗端が前記第２のＮチャネ
ルＭＯ３）ランジスタのソースに他方の抵抗端が前記第
２の電位入力端子に接続された抵抗とを含んで構成され
る。
さらに、上述したインバータ回路において、第１のバイ
ポーラトランジスタ、ＰチャネルＭＯＳトランジスタ及
び第１のＮチャネルＭＯＳトランジスタをＰチャネルＭ
Ｏ３）ランジスタのみにおきかえ、前記ＰチャネルＭＯ
Ｓトランジスタのソースが第１の電位入力端子にゲート
が入力端子にドレインが出力端子に接続されて構成され
る。
ポーラトランジスタ、ＰチャネルＭＯＳトランジスタ及
び第１のＮチャネルＭＯＳトランジスタをＰチャネルＭ
Ｏ３）ランジスタのみにおきかえ、前記ＰチャネルＭＯ
Ｓトランジスタのソースが第１の電位入力端子にゲート
が入力端子にドレインが出力端子に接続されて構成され
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。同
図に示すように、ＮＰＮトランジスタ７のコレクタは第
１の電源入力端子９に、エミッタは出力端子２に、ベー
スはＰチャネルトランジスタ３のドレインに接続される
。ＮＰＮトランジスタ８のコレクタは出力端子２及びＮ
チャネルトランジスタ５のドレインに、ベースはＮチャ
ネルトランジスタ５のソースに、エミッタは第２の電位
入力端子１４に接続される。Ｐチャネルトランジスタ３
のドレインはＮＰＮトランジスタ７のベース及びＮチャ
ネルトランジスタ４のドレインに、ソースは第３の電位
入力端子１３に、ゲートは入力端子１に接続される。Ｎ
チャネルトランジスタ４のドレインはＰチャネルトラン
ジスタ３のドレイン及びＮＰＮ）ランジスタフのベース
に、ソースは接地電位に、ゲートは入力端子１に接続さ
れる。Ｎチャネルトランジスタ５のドレインは出力端子
２に、ソースはＮＰＮ トランジスタ８のベース及び抵
抗６に、ゲートは入力端子１に接続される。これにより
Ｐチャネルトランジスタ３とＮチャネルトランジスタで
ＣＭＯＳインバータを構成している。Ｎチャネルトラン
ジスタ４は、Ｐチャネルトランジスタ３がオフし、Ｎチ
ャネルトランジスタ５がオンした時、ＮＰＮトランジス
タ７のベースに充電されていた電荷を引き抜き、ＮＰＮ
トランジスタ７をオフ状態にするためのトランジスタで
ある。一方、抵抗端の一方がＮチャネルトランジスタ５
のソースに、他方が第２の電位入力端子１４に接続され
る抵抗６は、Ｐチャネルトランジスタ３がオンし、Ｎチ
ャネルトランジスタ５がオフした時、ＮＰＮ）ランジス
タ８のベースに充電されていた電荷を引き抜き、ＮＰＮ
トランジスタ８をオフ状態にするための抵抗である。こ
こで、第２の電位は、接地電位よりもＮＰＮトランジス
タ８のベース・エミッタ間のビルトイン電圧骨だけ低い
電圧で、第３の電位は、所望出力電圧のハイレベルより
もＮＰＮ）ランジスタフのベース・エミッタ間のビルト
イン電圧骨だけ高い電圧でそれぞれ印加し、第１の電位
は第３の電位と同じかそれより高い電圧を印加する。
図に示すように、ＮＰＮトランジスタ７のコレクタは第
１の電源入力端子９に、エミッタは出力端子２に、ベー
スはＰチャネルトランジスタ３のドレインに接続される
。ＮＰＮトランジスタ８のコレクタは出力端子２及びＮ
チャネルトランジスタ５のドレインに、ベースはＮチャ
ネルトランジスタ５のソースに、エミッタは第２の電位
入力端子１４に接続される。Ｐチャネルトランジスタ３
のドレインはＮＰＮトランジスタ７のベース及びＮチャ
ネルトランジスタ４のドレインに、ソースは第３の電位
入力端子１３に、ゲートは入力端子１に接続される。Ｎ
チャネルトランジスタ４のドレインはＰチャネルトラン
ジスタ３のドレイン及びＮＰＮ）ランジスタフのベース
に、ソースは接地電位に、ゲートは入力端子１に接続さ
れる。Ｎチャネルトランジスタ５のドレインは出力端子
２に、ソースはＮＰＮ トランジスタ８のベース及び抵
抗６に、ゲートは入力端子１に接続される。これにより
Ｐチャネルトランジスタ３とＮチャネルトランジスタで
ＣＭＯＳインバータを構成している。Ｎチャネルトラン
ジスタ４は、Ｐチャネルトランジスタ３がオフし、Ｎチ
ャネルトランジスタ５がオンした時、ＮＰＮトランジス
タ７のベースに充電されていた電荷を引き抜き、ＮＰＮ
トランジスタ７をオフ状態にするためのトランジスタで
ある。一方、抵抗端の一方がＮチャネルトランジスタ５
のソースに、他方が第２の電位入力端子１４に接続され
る抵抗６は、Ｐチャネルトランジスタ３がオンし、Ｎチ
ャネルトランジスタ５がオフした時、ＮＰＮ）ランジス
タ８のベースに充電されていた電荷を引き抜き、ＮＰＮ
トランジスタ８をオフ状態にするための抵抗である。こ
こで、第２の電位は、接地電位よりもＮＰＮトランジス
タ８のベース・エミッタ間のビルトイン電圧骨だけ低い
電圧で、第３の電位は、所望出力電圧のハイレベルより
もＮＰＮ）ランジスタフのベース・エミッタ間のビルト
イン電圧骨だけ高い電圧でそれぞれ印加し、第１の電位
は第３の電位と同じかそれより高い電圧を印加する。
次に、本実施例のインバータ回路の動作を説明する。入
力レベルがハイレベルからローレベルにスイッチすると
、Ｎチャネルトランジスタ４及びＮチャネルトランジス
タ５がオフとなり、Ｐチャネルトランジスタ３がオンと
なるため、ＮＰＮ）ランジスタフのベースはハイレベル
にスイッチし、トランジスタ７がオンする。従って出力
レベルは、ローレベルからハイレベルにスイッチする。
力レベルがハイレベルからローレベルにスイッチすると
、Ｎチャネルトランジスタ４及びＮチャネルトランジス
タ５がオフとなり、Ｐチャネルトランジスタ３がオンと
なるため、ＮＰＮ）ランジスタフのベースはハイレベル
にスイッチし、トランジスタ７がオンする。従って出力
レベルは、ローレベルからハイレベルにスイッチする。
この時、ＮＰＮトランジスタ８のベースは抵抗８を通し
て接地され、ベース領域の寄生電荷を速やかに放電する
。このため、ＮＰＮ）−ランジスタ８のターンオフが速
やかに行われ、ＮＰＮトランジスタ７から流れる電流は
すべて負荷容量１５の充電電流になり、高速に充電が行
なわれる。ここで、第３の電位入力端子１３に電圧Ｖｃ
ｃを印加すると、出力のハイレベルは、ＮＰＮトランジ
スタ７のベース・エミッタ間のビルトイン電圧ＶＢ分だ
け下がった電圧、すなわちｖｏ。−ｖＢＥとなる０例え
ば、Ｖｃｃ＝４．ＯＶ、ＶＢＥ＝０．７Ｖとすると、出
力のハイレベルは３．３ｖとなる。この時、ＮＰＮ）ラ
ンジスタフのコレクタに印加する電圧は、ＮＰＮ）ラン
ジスタフの飽和を防ぐため、ＶＣＣと等しいか又は高い
電圧、例えば、４Ｖ又は５Ｖを印加する０次に、入力レ
ベルがローレベルからハイレベルにスイッチすると、Ｐ
チャネルトランジスタ３はオフし、Ｎチャネルトランジ
スタ４はオンとなり、ＮＰＮトランジスタ７のベースは
ベース領域の電荷を放出し、ローレベルとなるためＮＰ
Ｎトランジスタ７がオフとなる。−方、Ｎチャネルトラ
ンジスタ５がオンとなるため、負荷容量１５から抵抗６
を通して接地電位へ流れる電流の一部がＮＰＮ８のベー
スに流れるためＮＰＮトランジスタ８は高速ターンオン
する。
て接地され、ベース領域の寄生電荷を速やかに放電する
。このため、ＮＰＮ）−ランジスタ８のターンオフが速
やかに行われ、ＮＰＮトランジスタ７から流れる電流は
すべて負荷容量１５の充電電流になり、高速に充電が行
なわれる。ここで、第３の電位入力端子１３に電圧Ｖｃ
ｃを印加すると、出力のハイレベルは、ＮＰＮトランジ
スタ７のベース・エミッタ間のビルトイン電圧ＶＢ分だ
け下がった電圧、すなわちｖｏ。−ｖＢＥとなる０例え
ば、Ｖｃｃ＝４．ＯＶ、ＶＢＥ＝０．７Ｖとすると、出
力のハイレベルは３．３ｖとなる。この時、ＮＰＮ）ラ
ンジスタフのコレクタに印加する電圧は、ＮＰＮ）ラン
ジスタフの飽和を防ぐため、ＶＣＣと等しいか又は高い
電圧、例えば、４Ｖ又は５Ｖを印加する０次に、入力レ
ベルがローレベルからハイレベルにスイッチすると、Ｐ
チャネルトランジスタ３はオフし、Ｎチャネルトランジ
スタ４はオンとなり、ＮＰＮトランジスタ７のベースは
ベース領域の電荷を放出し、ローレベルとなるためＮＰ
Ｎトランジスタ７がオフとなる。−方、Ｎチャネルトラ
ンジスタ５がオンとなるため、負荷容量１５から抵抗６
を通して接地電位へ流れる電流の一部がＮＰＮ８のベー
スに流れるためＮＰＮトランジスタ８は高速ターンオン
する。
これにより、出力レベルはハイレベルからローレベルに
スイッチする。この時、ＮＰＮトランジスタ８のエミッ
タはあらかじめ接地電位よりもＶＩＨ分だけ低い第２の
電位入力端子１４に接続されているので、出力のローレ
ベルは完全に接地電位まで下がる。又、第１の電位を、
第３の電位より高い電圧で印加すると、出力の低振幅動
作が可能となる。
スイッチする。この時、ＮＰＮトランジスタ８のエミッ
タはあらかじめ接地電位よりもＶＩＨ分だけ低い第２の
電位入力端子１４に接続されているので、出力のローレ
ベルは完全に接地電位まで下がる。又、第１の電位を、
第３の電位より高い電圧で印加すると、出力の低振幅動
作が可能となる。
第２図は本発明の第２の実施例を示す回路図である。同
図に示すように、第１の実施例におけるＮＰＮトランジ
スタ７、Ｐチャネルトランジスタ３及びＮチャネルトラ
ンジスタ４をＰチャネルＭＯ３）ランジスタ１０のみに
おきかえ、Ｐチャネルトランジスタ１０のソースが第１
の電位入力端子９に、ゲートが入力端子１に、ドレイン
が出力端子２に接続される。
図に示すように、第１の実施例におけるＮＰＮトランジ
スタ７、Ｐチャネルトランジスタ３及びＮチャネルトラ
ンジスタ４をＰチャネルＭＯ３）ランジスタ１０のみに
おきかえ、Ｐチャネルトランジスタ１０のソースが第１
の電位入力端子９に、ゲートが入力端子１に、ドレイン
が出力端子２に接続される。
入力レベルがハイレベルからローレベルにスイッチする
と、Ｎチャネルトランジスタ５がオフになり、Ｐチャネ
ルトランジスタ１０がオンとなるため、出力レベルはロ
ーレベルからハイレベルにスイッチする。次に、入力レ
ベルがローレベルからハイレベルにスイッチすると、Ｎ
チャネルトランジスタ５がオンとなり、Ｐチャネルトラ
ンジスタ１０がオフとなるため、出力レベルはハイレベ
ルからローレベルにスイッチする。この時、ＮＰＮトラ
ンジスタ８のエミッタは、あらかじめ接地電位よりもＶ
ＩＨ，分だけ低い第２の電位に接続されているため、出
力レベルは接地電位まで下がることになる。
と、Ｎチャネルトランジスタ５がオフになり、Ｐチャネ
ルトランジスタ１０がオンとなるため、出力レベルはロ
ーレベルからハイレベルにスイッチする。次に、入力レ
ベルがローレベルからハイレベルにスイッチすると、Ｎ
チャネルトランジスタ５がオンとなり、Ｐチャネルトラ
ンジスタ１０がオフとなるため、出力レベルはハイレベ
ルからローレベルにスイッチする。この時、ＮＰＮトラ
ンジスタ８のエミッタは、あらかじめ接地電位よりもＶ
ＩＨ，分だけ低い第２の電位に接続されているため、出
力レベルは接地電位まで下がることになる。
以上説明したように、本発明は、インバータ回路を構成
するＮＰＮトランジスタ８及び抵抗６に接地電位よりも
ＮＰＮトランジスタ８のベース・エミッタ間のビルトイ
ン電圧ＶＢＢ分だけ低い第２の電圧を、Ｐチャネルトラ
ンジスタ３のソースに所望する出力のハイレベル電圧よ
りもＮＰＮ）ランジスタフのベース・エミッタ間のビル
トイン電圧ＶＢＢ分だけ高い第２の電圧をそれぞれ印加
することにより、出力レベルを完全に接地電位まで下げ
ることができるため、振幅や消費電力がＣ−ＭＯＳのみ
で構成した回路と等しくなるばかりでなく、バイポーラ
トランジスタ回路の高速、高負荷駆動能力も有すること
が可能となる効果がある。
するＮＰＮトランジスタ８及び抵抗６に接地電位よりも
ＮＰＮトランジスタ８のベース・エミッタ間のビルトイ
ン電圧ＶＢＢ分だけ低い第２の電圧を、Ｐチャネルトラ
ンジスタ３のソースに所望する出力のハイレベル電圧よ
りもＮＰＮ）ランジスタフのベース・エミッタ間のビル
トイン電圧ＶＢＢ分だけ高い第２の電圧をそれぞれ印加
することにより、出力レベルを完全に接地電位まで下げ
ることができるため、振幅や消費電力がＣ−ＭＯＳのみ
で構成した回路と等しくなるばかりでなく、バイポーラ
トランジスタ回路の高速、高負荷駆動能力も有すること
が可能となる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は従来のイ
ンバータ回路の一例を示す回路図である。 １・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・Ｐチャネルトランジスタ、４．５・・・・
・・Ｎチャネルトランジスタ、６・・・・・・抵抗、７
，８・・・・・・ＮＰＮ トランジスタ、９・・・・・
・第１の電位入力端子、１０・・・・・・Ｐチャネルト
ランジスタ、１３・・・・・・第３の電位入力端子、 １４・・・・・・第２の電位入力端子、５・・・・・・
負 荷容量。
本発明の第２の実施例を示す回路図、第３図は従来のイ
ンバータ回路の一例を示す回路図である。 １・・・・・・入力端子、２・・・・・・出力端子、３
・・・・・・Ｐチャネルトランジスタ、４．５・・・・
・・Ｎチャネルトランジスタ、６・・・・・・抵抗、７
，８・・・・・・ＮＰＮ トランジスタ、９・・・・・
・第１の電位入力端子、１０・・・・・・Ｐチャネルト
ランジスタ、１３・・・・・・第３の電位入力端子、 １４・・・・・・第２の電位入力端子、５・・・・・・
負 荷容量。
Claims (2)
- （１）コレクタが第１の電位入力端子にエミッタが出力
端子に接続された第１のバイポーラトランジスタと、コ
レクタが前記出力端子にエミッタが第２の電位入力端子
に接続された第２のバイポーラトランジスタと、ゲート
が入力端子にソースが第３の電位入力端子にドレインが
前記第１のバイポーラトランジスタのベースに接続され
たＰチャネルＭＯＳトランジスタと、ゲートが前記入力
端子にドレインが前記第１のバイポーラトランジスタの
ベースにソースが接地電位に接続された第１のＮチャネ
ルＭＯＳトランジスタと、ゲートが前記入力端子にドレ
インが前記出力端子にソースが前記第２のバイポーラト
ランジスタのベースに接続された第２のＮチャネルＭＯ
Ｓトランジスタと、一方の抵抗端が前記第２のＮチャネ
ルＭＯＳトランジスタのソースに他方の抵抗端が前記第
２の電位入力端子に接続された抵抗とを含むことを特徴
とするインバータ回路。 - （２）請求項（１）記載のインバータ回路において、第
１のバイポーラトランジスタ、ＰチャネルＭＯＳトラン
ジスタ及び第１のＮチャネルＭＯＳトランジスタをＰチ
ャネルＭＯＳトランジスタのみにおきかえ、前記Ｐチャ
ネルＭＯＳトランジスタのソースが第１の電位入力端子
にゲートが入力端子にドレインが出力端子に接続されて
なることを特徴とするインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173231A JPH0222918A (ja) | 1988-07-11 | 1988-07-11 | インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173231A JPH0222918A (ja) | 1988-07-11 | 1988-07-11 | インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0222918A true JPH0222918A (ja) | 1990-01-25 |
Family
ID=15956578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63173231A Pending JPH0222918A (ja) | 1988-07-11 | 1988-07-11 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0222918A (ja) |
-
1988
- 1988-07-11 JP JP63173231A patent/JPH0222918A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4812679A (en) | Power-on reset circuit | |
| EP0372956A1 (en) | Constant current source circuit | |
| JPH04229714A (ja) | バッファを有する集積回路 | |
| JPS62194729A (ja) | デジタル・スイツチ回路 | |
| EP0444408A2 (en) | Emitter coupled logic circuit | |
| US4612458A (en) | Merged PMOS/bipolar logic circuits | |
| US4810903A (en) | BICMOS driver circuit including submicron on chip voltage source | |
| US4806797A (en) | bi-CMOS buffer cascaded to CMOS driver having PMOS pull-up transistor with threshold voltage greater than VBE of bi-CMOS bipolar pull-up transistor | |
| JPH06204845A (ja) | Ｂｉｃｍｏｓレベル変換回路 | |
| JP2547893B2 (ja) | 論理回路 | |
| KR0165986B1 (ko) | BiCMOS 논리 회로 | |
| JPH0677804A (ja) | 出力回路 | |
| JPH07321621A (ja) | 半導体集積回路 | |
| US5066874A (en) | Signal output circuit having bipolar transistor in output stage and arranged in cmos semiconductor integrated circuit | |
| JPH0222918A (ja) | インバータ回路 | |
| JP2682786B2 (ja) | ＢｉＣＭＯＳ回路 | |
| EP0678969B1 (en) | BiMOS semiconductor integrated circuit having boosted voltage line | |
| JP2621248B2 (ja) | 半導体集積回路装置 | |
| JP2637773B2 (ja) | 相補型ｍｏｓ集積回路 | |
| JPH03123220A (ja) | 出力回路 | |
| JP3171518B2 (ja) | Ｂｉｍｏｓ回路 | |
| JP3206365B2 (ja) | 信号入出力回路 | |
| JP2836533B2 (ja) | 半導体集積回路 | |
| JPH04227316A (ja) | スイッチング回路 | |
| JPH0766709A (ja) | Ｅｃｌ／ｃｍｏｓレベル変換回路及びこれを含む半導体集積回路 |