JPH022298B2 - - Google Patents
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- JPH022298B2 JPH022298B2 JP55170408A JP17040880A JPH022298B2 JP H022298 B2 JPH022298 B2 JP H022298B2 JP 55170408 A JP55170408 A JP 55170408A JP 17040880 A JP17040880 A JP 17040880A JP H022298 B2 JPH022298 B2 JP H022298B2
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- Japan
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- polycrystalline silicon
- layer
- forming
- oxide film
- heat
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかり、とく
に電荷転送メモリセルの製造方法に関するもので
ある。
に電荷転送メモリセルの製造方法に関するもので
ある。
現在製造されている大容量MOSICメモリ装置
として電荷転送型１トランジスタメモリセルを用
いたものがよく使用される。
として電荷転送型１トランジスタメモリセルを用
いたものがよく使用される。
第１図に１トランジスタメモリセルを用いた
MOSIOメモリ装置の回路主要部の一例を、また
第２図にデータ線を拡散層で構成した一般的な例
の平面図を、第３図には第２図中Ｘ―X″のセル
部断面図をそれぞれ示す。
MOSIOメモリ装置の回路主要部の一例を、また
第２図にデータ線を拡散層で構成した一般的な例
の平面図を、第３図には第２図中Ｘ―X″のセル
部断面図をそれぞれ示す。
１トランジスタ型メモリセルとは、第１図破線
内に示すごとく１個のトランスフアゲートTSと
１個のセル容量CSとで１ビツト分のメモリセルを
構成するもので、情報はCS中にたくわえられた電
荷Ｑとして記憶され、読み出しの際には、トラン
スフアゲートTSを開くことによりＱとして記憶
された情報をデータ線DSに転送するものである
が、データ線は浮遊容量CDをもつており、しか
もCD＞CSとなることは避けられず、情報量は、
微小なものとなり、たとえばデータ線DSの電位
変化でいうと200mV程度となつてしまう。そこ
で第１図一点鎖線内に示すようなセンスアンプと
呼ばれる増幅器によつて上述の微小な電位変化を
増幅し、さらに他のデータバスラインに信号を乗
せて出力へ伝送していくのが普通である。なお、
TR，CR，CRは、DRに常に一定の電位を発生し、
この電位と、セルからのデータが転送されたDS
の電位とを比較し、データが“０”か“１”かを
判定するためのものである。
内に示すごとく１個のトランスフアゲートTSと
１個のセル容量CSとで１ビツト分のメモリセルを
構成するもので、情報はCS中にたくわえられた電
荷Ｑとして記憶され、読み出しの際には、トラン
スフアゲートTSを開くことによりＱとして記憶
された情報をデータ線DSに転送するものである
が、データ線は浮遊容量CDをもつており、しか
もCD＞CSとなることは避けられず、情報量は、
微小なものとなり、たとえばデータ線DSの電位
変化でいうと200mV程度となつてしまう。そこ
で第１図一点鎖線内に示すようなセンスアンプと
呼ばれる増幅器によつて上述の微小な電位変化を
増幅し、さらに他のデータバスラインに信号を乗
せて出力へ伝送していくのが普通である。なお、
TR，CR，CRは、DRに常に一定の電位を発生し、
この電位と、セルからのデータが転送されたDS
の電位とを比較し、データが“０”か“１”かを
判定するためのものである。
ここで、センスアンプに差動増幅器でありその
入力信号としてのDSとDRの電位差の初期値は、
大きい程動作が完了するのが速くなり、しかもα
線や、データ線と基板との結合容量によるノイズ
電圧に対しも強くなる。上述のDSとDRの電位差
の初期値は、説明から明らかなようにデータ線浮
遊容量CDとセル容量CSとの比CD／CSの値により
ほぼ決まり、CD／CS値は小さい程有利である。
入力信号としてのDSとDRの電位差の初期値は、
大きい程動作が完了するのが速くなり、しかもα
線や、データ線と基板との結合容量によるノイズ
電圧に対しも強くなる。上述のDSとDRの電位差
の初期値は、説明から明らかなようにデータ線浮
遊容量CDとセル容量CSとの比CD／CSの値により
ほぼ決まり、CD／CS値は小さい程有利である。
これに対して、ICメモリ装置は、高集積化に
伴うパターンの微細化により、セル１ビツト分の
占有面積が減少し、CSは小さくなる一方、ICメ
モリ装置の記憶容量の増大からデータ線は、それ
ほど短かくならず、CDほど減少せず、その結果、
CD／CSは、大きくなる傾向が強い。このように
センスアンプの入力信号は、小さくなつているに
もかかわらず、ICメモリ装置に対する高速性能
な要求から、センスアンプを速く動作させる必要
があり、さらに、高集積化されたため素子間隔が
小さくなつたため、素子間の相互作用によるノイ
ズ電圧が増大しており、その結果、動作が非常に
不安定になり、各製造工程のばらつきなどに非常
に敏感になり、歩留りを不安定にし、あるいは、
低下させる原因となつている。
伴うパターンの微細化により、セル１ビツト分の
占有面積が減少し、CSは小さくなる一方、ICメ
モリ装置の記憶容量の増大からデータ線は、それ
ほど短かくならず、CDほど減少せず、その結果、
CD／CSは、大きくなる傾向が強い。このように
センスアンプの入力信号は、小さくなつているに
もかかわらず、ICメモリ装置に対する高速性能
な要求から、センスアンプを速く動作させる必要
があり、さらに、高集積化されたため素子間隔が
小さくなつたため、素子間の相互作用によるノイ
ズ電圧が増大しており、その結果、動作が非常に
不安定になり、各製造工程のばらつきなどに非常
に敏感になり、歩留りを不安定にし、あるいは、
低下させる原因となつている。
そして、従来技術のメモリセルを示す第２図、
第３図ではＰ型シリコン基板３１のP+チヤンネ
ルストツパ拡散層およびフイールド酸化シリコン
３６に実質的囲まれた活性領域内に、延在せるＮ
型拡散層をビツト線として設け、チヤンネル領域
を介してコンデンサ部の反転層２７を形成し、絶
縁膜を介して容量ゲート２３を多結晶シリコン層
で形成し、トランスフアゲートの第２層目多結晶
シリコン層２４を形成している。
第３図ではＰ型シリコン基板３１のP+チヤンネ
ルストツパ拡散層およびフイールド酸化シリコン
３６に実質的囲まれた活性領域内に、延在せるＮ
型拡散層をビツト線として設け、チヤンネル領域
を介してコンデンサ部の反転層２７を形成し、絶
縁膜を介して容量ゲート２３を多結晶シリコン層
で形成し、トランスフアゲートの第２層目多結晶
シリコン層２４を形成している。
本発明の目的は、デイジツト線と他の導電層間
の浮遊容量の小さい半導体装置の製造方法を提供
することにある。
の浮遊容量の小さい半導体装置の製造方法を提供
することにある。
本発明は、耐酸化性材料を含む同一の薄膜をマ
スクとして相異なる複数層の多結晶シリコン層を
熱酸化し、各絶縁層間膜を形成する工程を含むこ
とを特徴とする半導体装置の製造方法である。
スクとして相異なる複数層の多結晶シリコン層を
熱酸化し、各絶縁層間膜を形成する工程を含むこ
とを特徴とする半導体装置の製造方法である。
次に図面を用いて本発明による製造方法を詳細
に説明する。
に説明する。
Ｐ型シリコン基板を用いた１トランジスタ型メ
モリセルに本発明を適用した場合の平面図を第４
図に、また第４図中にＹ―Y′の断面図を第５図
に、また、第６図以下に各製造工程での断面図を
示す。
モリセルに本発明を適用した場合の平面図を第４
図に、また第４図中にＹ―Y′の断面図を第５図
に、また、第６図以下に各製造工程での断面図を
示す。
第６図には、比抵抗10〜20ΩcmのＰ型シリコン
基板６０１の表面に、公知の方法により、チヤン
ネルストツパP+拡散層６０２、フイールドの厚
い酸化シリコン膜６０３を形成した後、400Å程
度の酸化シリコン膜６０４を熱酸化により、ま
た、400Å程度の窒化シリコン膜６０５を気相成
長法よりそれぞれ被着し、容量ゲート電極となる
べき、第１層目の多結晶シリコン層６０６を厚さ
5000Å気相成長させた後、リンなど不純物を拡散
し、層抵抗を下げ、公知の方法によりエツチング
除去したようすを示すものである。次に、窒化シ
リコン膜６０５をマスクとして熱酸化することに
より、多結晶シリコン層６０６上に5000〜6000Å
の厚い酸化シリコン膜６０７を形成することがで
きる。このとき窒化シリコン膜６０５は、100Å
前後酸化シリコン膜となる（第７図）。次に、酸
化シリコン層６０４、窒化シリコン層６０５に開
口部６０８を設け、多結晶シリコン層６０９を
5000Å気相成長させる。この後層抵抗を下げるた
めにリンなど不純物を全面に拡散し、同時に、開
口部６０８下部にＮ型拡散層６１０を形成する
（第８図）。次に、多結晶シリコン層６０９を公知
の方法により、選択的にエツチング除去し、デイ
ジツト線６０９を形成する。これは、第４図、第
５図の４８に対応する。ここで再び窒化シリコン
膜６０５をマスクとしてスチーム酸化することに
より、厚い酸化シリコン膜６１１を形成する（第
９図）。すなわち、窒化シリコン層６０５を熱酸
化のマスクとして第２度用いて、選択的に厚いシ
リコン膜６０７および６１１を形成しているとこ
ろに特徴があり、他の酸化シリコン膜の膜厚とは
独立にデイジツト線６０９上に酸化シリコン膜６
１１を形成でき、後述のような効果をもたらして
いる。次に、容量ゲートを形成している多結晶シ
リコン層６０６下以外の領域の窒化シリコン膜６
０５、酸化シリコン膜６０４をエツチング除去し
（第１０図）、熱酸化法により、ゲート酸化シリコ
ン膜６１２を被着し、第３層目の多結晶シリコン
層を気相成長法により被着し、リン拡散を全面に
施した後、公知の方法により、選択的にエツチン
グ除去し、トランスフアゲート６１３を形成する
（第１１図）。以上で、メモリセルの主要部は形成
され、この後、たとえば気相成長法あるいは熱酸
化法等により層間絶縁膜を形成し、コンタクト開
口部を設けアルミ等の蒸着、パターニングを行な
い配線層を形成した後、さらに気相成長法による
酸化シリコン膜あるいはPSG膜で覆うことによ
り完成する。ただし、以上は、メモリセル形成の
みに関して述べており、周辺回路部分の形成法に
はふれていないが、第３層目の多結晶シリコン層
６１３をパターニングした後に、Ｎ型拡散層を形
成するための不純物イオン注入かあるいは熱拡散
の工程がはいる程度で、本発明に影響しない。
基板６０１の表面に、公知の方法により、チヤン
ネルストツパP+拡散層６０２、フイールドの厚
い酸化シリコン膜６０３を形成した後、400Å程
度の酸化シリコン膜６０４を熱酸化により、ま
た、400Å程度の窒化シリコン膜６０５を気相成
長法よりそれぞれ被着し、容量ゲート電極となる
べき、第１層目の多結晶シリコン層６０６を厚さ
5000Å気相成長させた後、リンなど不純物を拡散
し、層抵抗を下げ、公知の方法によりエツチング
除去したようすを示すものである。次に、窒化シ
リコン膜６０５をマスクとして熱酸化することに
より、多結晶シリコン層６０６上に5000〜6000Å
の厚い酸化シリコン膜６０７を形成することがで
きる。このとき窒化シリコン膜６０５は、100Å
前後酸化シリコン膜となる（第７図）。次に、酸
化シリコン層６０４、窒化シリコン層６０５に開
口部６０８を設け、多結晶シリコン層６０９を
5000Å気相成長させる。この後層抵抗を下げるた
めにリンなど不純物を全面に拡散し、同時に、開
口部６０８下部にＮ型拡散層６１０を形成する
（第８図）。次に、多結晶シリコン層６０９を公知
の方法により、選択的にエツチング除去し、デイ
ジツト線６０９を形成する。これは、第４図、第
５図の４８に対応する。ここで再び窒化シリコン
膜６０５をマスクとしてスチーム酸化することに
より、厚い酸化シリコン膜６１１を形成する（第
９図）。すなわち、窒化シリコン層６０５を熱酸
化のマスクとして第２度用いて、選択的に厚いシ
リコン膜６０７および６１１を形成しているとこ
ろに特徴があり、他の酸化シリコン膜の膜厚とは
独立にデイジツト線６０９上に酸化シリコン膜６
１１を形成でき、後述のような効果をもたらして
いる。次に、容量ゲートを形成している多結晶シ
リコン層６０６下以外の領域の窒化シリコン膜６
０５、酸化シリコン膜６０４をエツチング除去し
（第１０図）、熱酸化法により、ゲート酸化シリコ
ン膜６１２を被着し、第３層目の多結晶シリコン
層を気相成長法により被着し、リン拡散を全面に
施した後、公知の方法により、選択的にエツチン
グ除去し、トランスフアゲート６１３を形成する
（第１１図）。以上で、メモリセルの主要部は形成
され、この後、たとえば気相成長法あるいは熱酸
化法等により層間絶縁膜を形成し、コンタクト開
口部を設けアルミ等の蒸着、パターニングを行な
い配線層を形成した後、さらに気相成長法による
酸化シリコン膜あるいはPSG膜で覆うことによ
り完成する。ただし、以上は、メモリセル形成の
みに関して述べており、周辺回路部分の形成法に
はふれていないが、第３層目の多結晶シリコン層
６１３をパターニングした後に、Ｎ型拡散層を形
成するための不純物イオン注入かあるいは熱拡散
の工程がはいる程度で、本発明に影響しない。
このようにして製造されたメモリセルは、デイ
ジツト線６０９上の酸化シリコン膜６１１を他の
酸化シリコン膜たとえばゲート酸化シリコン膜６
１２などの膜厚の制御とは無関係に厚くできる。
酸化シリコン膜６１１が厚いと、デイジツト線６
０９と多結晶シリコン６１３との間、また、デイ
ジツト線１１０９と交差する金属配線層との間の
浮遊容量すなわちCDを減少させ、前述のごとく、
メモリセルの情報量を増大させ、メモリ装置の性
能を向上させることができる。また、層間の耐圧
の向上もはがれる。
ジツト線６０９上の酸化シリコン膜６１１を他の
酸化シリコン膜たとえばゲート酸化シリコン膜６
１２などの膜厚の制御とは無関係に厚くできる。
酸化シリコン膜６１１が厚いと、デイジツト線６
０９と多結晶シリコン６１３との間、また、デイ
ジツト線１１０９と交差する金属配線層との間の
浮遊容量すなわちCDを減少させ、前述のごとく、
メモリセルの情報量を増大させ、メモリ装置の性
能を向上させることができる。また、層間の耐圧
の向上もはがれる。
そしてこのように製造された本発明によるメモ
リセルを第４図、第５図に示す。すなわち、P+
チヤンネルストツパ拡散層５５およびフイールド
酸化膜５６からなるフイールド部を形成したＰ型
シリコン基板５１に島状にＮ型拡散層５２が設け
られ、この層５２に接続する第２層目の多結晶シ
リコン層４８がデイジツト線として延在する。チ
ヤンネル領域を介して形成されるコンデンサの反
転層４７上には容量ゲートとして第１層目の多結
晶シリコン４３が設けられ、トランスフアゲート
としての第３層の多結晶シリコン層４４が両側の
多結晶シリコン層上に絶縁膜を介してオーバーラ
ツプして設けられる。
リセルを第４図、第５図に示す。すなわち、P+
チヤンネルストツパ拡散層５５およびフイールド
酸化膜５６からなるフイールド部を形成したＰ型
シリコン基板５１に島状にＮ型拡散層５２が設け
られ、この層５２に接続する第２層目の多結晶シ
リコン層４８がデイジツト線として延在する。チ
ヤンネル領域を介して形成されるコンデンサの反
転層４７上には容量ゲートとして第１層目の多結
晶シリコン４３が設けられ、トランスフアゲート
としての第３層の多結晶シリコン層４４が両側の
多結晶シリコン層上に絶縁膜を介してオーバーラ
ツプして設けられる。
第１図は、１トランジスタ型メモリの主要部の
動作原理を説明するための回路図で、CS，CR，
CDはそれぞれセル容量、リフアレンスセル容量、
デイジツト線の浮遊容量を示し、DR，DSは各節
点を示す。第２図は、現在多く用いられている
N+拡散層をデイジツト線とした１トランジスタ
型メモリセルの一例で、Ｘ―X′における断面図
を第３図に示す。また、第４図は本特許を実施し
たメモリセルの一例の平面図であり、Ｙ―Y′に
おける断面図を第５図に示す。 尚、第２図乃至第５図において、３１，５１…
…Ｐ型シリコン基板、２２，５２……Ｎ型拡散
層、２３，４３……容量ゲートを形成する第１層
目の多結晶シリコン層、２４，４８……第２層目
の多結晶シリコン層、３５，５５……P+チヤン
ネルストツパ拡散層、３６，５６……フイールド
酸化シリコン膜、２７，４７……反転層、４９…
…埋込コンタクトをそれぞれ示す。 第６図乃至第１１図は、第５図に至るまでの各
工程での断面図であり、これらの図において、６
０１……Ｐ型シリコン基板、６０２……P+チヤ
ンネルストツパ拡散層、６０３……フイールドの
絶縁膜、６０４……酸化シリコン膜、６０５……
窒化シリコン膜、６０６……容量ゲート電極を構
成している多結晶シリコン層、６０７，６１１…
…層間絶縁膜を構成する酸化シリコン膜、６０８
……開口部、６０９……デイジツト線を構成して
いる多結晶シリコン層、６１０……N+拡散層、
をそれぞれ示す。
動作原理を説明するための回路図で、CS，CR，
CDはそれぞれセル容量、リフアレンスセル容量、
デイジツト線の浮遊容量を示し、DR，DSは各節
点を示す。第２図は、現在多く用いられている
N+拡散層をデイジツト線とした１トランジスタ
型メモリセルの一例で、Ｘ―X′における断面図
を第３図に示す。また、第４図は本特許を実施し
たメモリセルの一例の平面図であり、Ｙ―Y′に
おける断面図を第５図に示す。 尚、第２図乃至第５図において、３１，５１…
…Ｐ型シリコン基板、２２，５２……Ｎ型拡散
層、２３，４３……容量ゲートを形成する第１層
目の多結晶シリコン層、２４，４８……第２層目
の多結晶シリコン層、３５，５５……P+チヤン
ネルストツパ拡散層、３６，５６……フイールド
酸化シリコン膜、２７，４７……反転層、４９…
…埋込コンタクトをそれぞれ示す。 第６図乃至第１１図は、第５図に至るまでの各
工程での断面図であり、これらの図において、６
０１……Ｐ型シリコン基板、６０２……P+チヤ
ンネルストツパ拡散層、６０３……フイールドの
絶縁膜、６０４……酸化シリコン膜、６０５……
窒化シリコン膜、６０６……容量ゲート電極を構
成している多結晶シリコン層、６０７，６１１…
…層間絶縁膜を構成する酸化シリコン膜、６０８
……開口部、６０９……デイジツト線を構成して
いる多結晶シリコン層、６１０……N+拡散層、
をそれぞれ示す。
Claims (1)
- １ 一導電型の半導体基板上に耐熱酸化性材料を
含む耐熱薄膜を一様に形成する工程と、該耐熱薄
膜上に第１の多結晶シリコン層を第１の形状で被
着する工程と、該第１の多結晶シリコン層の表面
を該耐熱薄膜をマスクとして熱酸化して厚い第１
の酸化膜を形成する工程と、該第１の多結晶シリ
コンの形成されていない領域の該耐熱薄膜を選択
的に除去する工程と、該除去部分の該半導体基板
に逆導電型領域を形成する工程と、該逆導電型領
域上にこの領域と接する第２の多結晶シリコン層
を選択的に形成する工程と、上記残されている耐
熱薄膜をマスクとして上記第２の多結晶シリコン
の表面を熱酸化して厚い第２の酸化膜を形成する
工程と、該第１および第２の酸化膜でおおわれて
いない部分の該耐熱薄膜を除去する工程と、該除
去部分の基板表面に薄いゲート絶縁膜を形成する
工程と、該第２の多結晶シリコン上の該第２の酸
化膜および該第１の多結晶シリコン上の該第１の
酸化膜にまたがるように該ゲート絶縁膜上に第３
の多結晶シリコン層を選択的に形成する工程とを
有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170408A JPS5793572A (en) | 1980-12-03 | 1980-12-03 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170408A JPS5793572A (en) | 1980-12-03 | 1980-12-03 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5793572A JPS5793572A (en) | 1982-06-10 |
| JPH022298B2 true JPH022298B2 (ja) | 1990-01-17 |
Family
ID=15904362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55170408A Granted JPS5793572A (en) | 1980-12-03 | 1980-12-03 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5793572A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59113659A (ja) * | 1982-12-20 | 1984-06-30 | Toshiba Corp | Ｍｏｓダイナミツクメモリ |
| JPH0648718B2 (ja) * | 1984-10-04 | 1994-06-22 | 沖電気工業株式会社 | 半導体メモリ素子の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2837877C2 (de) * | 1978-08-30 | 1987-04-23 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur Herstellung eines MOS-integrierten Halbleiterspeichers |
| JPS607389B2 (ja) * | 1978-12-26 | 1985-02-23 | 超エル・エス・アイ技術研究組合 | 半導体装置の製造方法 |
| US4222816A (en) * | 1978-12-26 | 1980-09-16 | International Business Machines Corporation | Method for reducing parasitic capacitance in integrated circuit structures |
-
1980
- 1980-12-03 JP JP55170408A patent/JPS5793572A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5793572A (en) | 1982-06-10 |
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