JPH02230774A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- JPH02230774A JPH02230774A JP5003689A JP5003689A JPH02230774A JP H02230774 A JPH02230774 A JP H02230774A JP 5003689 A JP5003689 A JP 5003689A JP 5003689 A JP5003689 A JP 5003689A JP H02230774 A JPH02230774 A JP H02230774A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
半導体装置、特に二重拡散（ Ｄ Ｓ Ａ：Ｄｉｆｆｕ
ｓｅｄＳｅｌｆ−＾１ｉｇｎｍｅｎｔ）による縦型の絶
縁ゲート型電界効果トランジスタに静電破壊防止及び制
御系の破壊防止用の保護素子を設けた絶縁ゲート型半導
体装置に関し、 保護素子で形成される寄生トランジスタのｈｙ’ｔを低
くでき、半導体基板の厚さによる制限がなく、性能を向
上できる保護素子を設けた絶縁ゲート型半導体装置を提
供することを目的とし、絶縁ゲート型電界効果トランジ
スタを形成した同一基板または別基板上に、深さと不純
物濃度の異なる接合により形成された複数個の中より必
要な低耐圧ダイオードとなるよう選別し、前記絶縁ゲー
ト型電界効果トランジスタに対し、必要数直列接続した
保護素子を接続してなる絶縁ゲート型半導体装置を含み
構成する。
ｓｅｄＳｅｌｆ−＾１ｉｇｎｍｅｎｔ）による縦型の絶
縁ゲート型電界効果トランジスタに静電破壊防止及び制
御系の破壊防止用の保護素子を設けた絶縁ゲート型半導
体装置に関し、 保護素子で形成される寄生トランジスタのｈｙ’ｔを低
くでき、半導体基板の厚さによる制限がなく、性能を向
上できる保護素子を設けた絶縁ゲート型半導体装置を提
供することを目的とし、絶縁ゲート型電界効果トランジ
スタを形成した同一基板または別基板上に、深さと不純
物濃度の異なる接合により形成された複数個の中より必
要な低耐圧ダイオードとなるよう選別し、前記絶縁ゲー
ト型電界効果トランジスタに対し、必要数直列接続した
保護素子を接続してなる絶縁ゲート型半導体装置を含み
構成する。
本発明は、半導体装置、特に二重拡散（ＤＳＡ：Ｄｉｆ
ｆｕｓｅｄ Ｓｅｌｆ−Ａｌｉｇｎｍｅｎｔ）による縦
型の絶縁ゲート型電界効果トランジスタ（以下ＤＳＡ型
ＭＯＳＦＥＴと称する）に静電破壊防止及び制御系の破
壊防止用の保護素子を設けた絶縁ゲート型半導体装置に
関する。
ｆｕｓｅｄ Ｓｅｌｆ−Ａｌｉｇｎｍｅｎｔ）による縦
型の絶縁ゲート型電界効果トランジスタ（以下ＤＳＡ型
ＭＯＳＦＥＴと称する）に静電破壊防止及び制御系の破
壊防止用の保護素子を設けた絶縁ゲート型半導体装置に
関する。
〔従来の技術］
従来のＤＳＡ型ＭＯＳ−ＦＥＴ技術は、チャネル長を二
つの不純物の二重拡散の差によって形成するため、この
チャネル長を十分小さく設定することができ、高周波特
性などのよいＭＯＳ−ＦＥＴを得ることができるもので
ある。ところが、このようなＭＯＳ−ＦＥＴは、そのゲ
ート酸化膜の膜厚が６００人〜１０００人程度であり、
絶縁破壊耐圧は例えば６００人の膜厚で３０Ｖ程度であ
る。そのため、このＭＯＳ−ＦＥＴには、その静電破壊
防止及びそれに接続される制御用ＩＣなどの破壊防止の
ためにダイオードなどによる保護素子を同一チップ内、
あるいは別チップとして設けている。
つの不純物の二重拡散の差によって形成するため、この
チャネル長を十分小さく設定することができ、高周波特
性などのよいＭＯＳ−ＦＥＴを得ることができるもので
ある。ところが、このようなＭＯＳ−ＦＥＴは、そのゲ
ート酸化膜の膜厚が６００人〜１０００人程度であり、
絶縁破壊耐圧は例えば６００人の膜厚で３０Ｖ程度であ
る。そのため、このＭＯＳ−ＦＥＴには、その静電破壊
防止及びそれに接続される制御用ＩＣなどの破壊防止の
ためにダイオードなどによる保護素子を同一チップ内、
あるいは別チップとして設けている。
第６図は従来例のＤＳＡ型ＭＯＳ−ＦＥＴの断面図であ
り、この例は同一半導体基板にＤＳＡ型ＭＯＳ−ＦＥＴ
とその保護素子としてダイオードを設けたものである。
り、この例は同一半導体基板にＤＳＡ型ＭＯＳ−ＦＥＴ
とその保護素子としてダイオードを設けたものである。
同図において、Ｎ型半導体基板６１の表面には、拡散法
などにより選択的にＰ型のベース領域６２が形成され、
またこのベース領域６２に同様に拡散法などにより選択
的にソース領域６３が形成され、これらヘース領域６２
とソース領域６３の横方向の拡散の差によってチャネル
部７４が形成される。そして、このチャネル部７４上に
ゲート酸化膜６４とゲート電極６５が形成され、ソース
領域６３上にはベース領域６２にも渡ってソース電極６
６が形成される。また、Ｎ型半導体基板６１より成るＮ
一型の領域はドレイン領域６７であり、かつＮ型半導体
基板３１の裏面側には低比抵抗領域６８が設けらており
、ＤＳＡ型ＭＯＳ−ＦＥＴを構成している。また、Ｎ型
半導体基板６１表面側の他の領域には、ベース領域６２
より深《例えば１３μｍ程度で同導電型のＰ一型領域６
９が形成され、このＰ一型領域６９上に表面濃度の高い
２つのＰ型領域７０及び７１が選択拡散によって形成さ
れ、さらにこれらＰ型領域７０及び７１上にそれぞれＮ
４型領域７２及び７３が選択拡散によって形成される。
などにより選択的にＰ型のベース領域６２が形成され、
またこのベース領域６２に同様に拡散法などにより選択
的にソース領域６３が形成され、これらヘース領域６２
とソース領域６３の横方向の拡散の差によってチャネル
部７４が形成される。そして、このチャネル部７４上に
ゲート酸化膜６４とゲート電極６５が形成され、ソース
領域６３上にはベース領域６２にも渡ってソース電極６
６が形成される。また、Ｎ型半導体基板６１より成るＮ
一型の領域はドレイン領域６７であり、かつＮ型半導体
基板３１の裏面側には低比抵抗領域６８が設けらており
、ＤＳＡ型ＭＯＳ−ＦＥＴを構成している。また、Ｎ型
半導体基板６１表面側の他の領域には、ベース領域６２
より深《例えば１３μｍ程度で同導電型のＰ一型領域６
９が形成され、このＰ一型領域６９上に表面濃度の高い
２つのＰ型領域７０及び７１が選択拡散によって形成さ
れ、さらにこれらＰ型領域７０及び７１上にそれぞれＮ
４型領域７２及び７３が選択拡散によって形成される。
このようにＮ゛型領域７２及び７３と、Ｐ型領域７０及
び７１との間に形成される２つのＰＮ接合によるダイオ
ードが双方向に接続された構造の保護素子がＮ型半導体
基板６１の表面側に構成される。そして、Ｎ゜型領域７
２及び７３がそれぞれＤＳＡ型ＭＯ Ｓ − Ｆ ＥＴ
のソース電極６６及びゲート電極６５に接続される。
び７１との間に形成される２つのＰＮ接合によるダイオ
ードが双方向に接続された構造の保護素子がＮ型半導体
基板６１の表面側に構成される。そして、Ｎ゜型領域７
２及び７３がそれぞれＤＳＡ型ＭＯ Ｓ − Ｆ ＥＴ
のソース電極６６及びゲート電極６５に接続される。
ところが上記構造のＤＳＡ型ＭＯ Ｓ − Ｆ ＥＴで
は、第６図の図中に示すように寄生トランジスタＴｒ＋
及びＴｒｚが生じるため、これら寄生トランジスタＴｒ
．及びＴ ｒ２のエミッタ接地電流増幅率ｈＦＥを低《
するとともに、耐圧もＭＯＳ−ＦＥＴと保護素子には、
寄生トランジスタＴｒ．及びＴｒ２では、次のように相
関させる必要がある。
は、第６図の図中に示すように寄生トランジスタＴｒ＋
及びＴｒｚが生じるため、これら寄生トランジスタＴｒ
．及びＴ ｒ２のエミッタ接地電流増幅率ｈＦＥを低《
するとともに、耐圧もＭＯＳ−ＦＥＴと保護素子には、
寄生トランジスタＴｒ．及びＴｒ２では、次のように相
関させる必要がある。
Ｂ Ｖｎｓｓ ＜ Ｂ ＶＣＥＳ ， Ｂ Ｖｏｓｓ
＜ Ｂ ＶＤＧここで、ＢＶｏｓｓはＭＯＳ−ＦＥＴの
ソース・ドレイン間耐圧、ＢＶＣえ，は寄生トランジス
タのコレクタ・エミッタ間耐圧、ＢＶｎｃ，はドレイン
・ゲート間耐圧を示す。
＜ Ｂ ＶＤＧここで、ＢＶｏｓｓはＭＯＳ−ＦＥＴの
ソース・ドレイン間耐圧、ＢＶＣえ，は寄生トランジス
タのコレクタ・エミッタ間耐圧、ＢＶｎｃ，はドレイン
・ゲート間耐圧を示す。
従って、従来の構造では、保護素子を形成するＰ一型領
域６９が１３μｍ程度で深く、かつ低表面濃度であるた
め、寄生トランジスタＴｒ．及びＴｒｚのｈＦ！”を小
さく形成することが困難であり、Ｐ一型領域６９により
耐圧制御が決定されるため、絶縁ゲート型半導体装置の
性能との相関に制限される欠点があった。すなわち、Ｐ
一型領域６９の形成により、背面にダレが生じて耐圧が
劣化し低耐圧用のＢＶｏｓｓ特性を持ったＭＯＳ−ＦＥ
Ｔを製造することは困難である。
域６９が１３μｍ程度で深く、かつ低表面濃度であるた
め、寄生トランジスタＴｒ．及びＴｒｚのｈＦ！”を小
さく形成することが困難であり、Ｐ一型領域６９により
耐圧制御が決定されるため、絶縁ゲート型半導体装置の
性能との相関に制限される欠点があった。すなわち、Ｐ
一型領域６９の形成により、背面にダレが生じて耐圧が
劣化し低耐圧用のＢＶｏｓｓ特性を持ったＭＯＳ−ＦＥ
Ｔを製造することは困難である。
そこで本発明は、保護素子で形成される寄生トランジス
タのｈｒｔを低くでき、半導体基板による制限がな《、
性能を向上できる保護素子を設けた絶縁ゲート型半導体
装置を提供することを目的とする。
タのｈｒｔを低くでき、半導体基板による制限がな《、
性能を向上できる保護素子を設けた絶縁ゲート型半導体
装置を提供することを目的とする。
上記課題は、絶縁ゲート型電界効果トランジスタを形成
した同一基板または別基板上に、深さと不純物濃度の異
なる接合により形成された複数個の中より必要な低耐圧
ダイオードとなるよう選別し、前記絶縁ゲート型電界効
果トランジスタに対し、必要数直列接続した保護素子を
接続してなる絶縁ゲート型半導体装置によって達成され
る。
した同一基板または別基板上に、深さと不純物濃度の異
なる接合により形成された複数個の中より必要な低耐圧
ダイオードとなるよう選別し、前記絶縁ゲート型電界効
果トランジスタに対し、必要数直列接続した保護素子を
接続してなる絶縁ゲート型半導体装置によって達成され
る。
本発明では、深さと不純物濃度の異なる接合により複数
個の中より、必要な低耐圧用ダイオードとなるよう選別
し、絶縁ゲート型電界効果トランジスタの保護素子とし
て直列接続したことで、保護素子部に形成される寄生ト
ランジスタのｈＦＥを小さくでき、かつ半導体基板によ
る制限をなくすることができる。
個の中より、必要な低耐圧用ダイオードとなるよう選別
し、絶縁ゲート型電界効果トランジスタの保護素子とし
て直列接続したことで、保護素子部に形成される寄生ト
ランジスタのｈＦＥを小さくでき、かつ半導体基板によ
る制限をなくすることができる。
〔実施例］
以下、本発明を図示の一実施例により具体的に説明する
。
。
第１図は本発明第１実施例の半導体装置の断面図である
。
。
同図において、従来例と同様にＮ型半導体基板１１の表
面側には、選択的にＰ型のヘース領域１２が形成され、
またこのベース領域１２に選択的にＮ゛型のソース領域
１３が形成され、これらベース領域１２とソース領域１
３の横方向の拡散の差によってチャネル部が形成されて
いる。そして、このチャネル部上にゲート酸化膜１４と
ゲート電極１５が形成され、ソース領域１３上にはベー
ス領域１２にも渡ってソース電極１６が形成されている
。また、Ｎ型半導体基板１１より成るＮ一型の領域はド
レイン領域１７であり、かつＮ型半導体基板ｌ１の裏面
側には低比抵抗領域１８が設けられており、ＤＳＡ型Ｍ
ＯＳＦＥＴ３１を構成している。
面側には、選択的にＰ型のヘース領域１２が形成され、
またこのベース領域１２に選択的にＮ゛型のソース領域
１３が形成され、これらベース領域１２とソース領域１
３の横方向の拡散の差によってチャネル部が形成されて
いる。そして、このチャネル部上にゲート酸化膜１４と
ゲート電極１５が形成され、ソース領域１３上にはベー
ス領域１２にも渡ってソース電極１６が形成されている
。また、Ｎ型半導体基板１１より成るＮ一型の領域はド
レイン領域１７であり、かつＮ型半導体基板ｌ１の裏面
側には低比抵抗領域１８が設けられており、ＤＳＡ型Ｍ
ＯＳＦＥＴ３１を構成している。
また、Ｎ型半導体基板１１表面側の他の領域には、選択
的にＰ一型領域１９が形成され、その深さはヘース領域
１２と同程度とし、このＰ一型領域１９上に表面濃度の
高い２つのＮ゜型領域２０及び２１が選択的に形成され
、さらにＮ゜型領域２０及び２１上にこれらＮ゜型領域
２０及び２１より深く、またＰ−型領域１９より浅く、
表面濃度の高い２つのＰ゛型領域２２及び２３が選択的
に形成されている。このようにＮ３型領域２０及び２１
、Ｐ３型領域２２及び２３、Ｐ型領域１９により２つの
ＰＮ接合が双方向に接続された構成によるものが複数個
形成されており、その中より必要に応じ低耐圧ダイオー
ドとなるよう直列に接続された構造による保護素子３２
がＮ型半導体基板１ｌに構成される。そして、Ｎ゛型頷
域２０及び２１がそれぞれＤＳＡ型ＭＯＳ−ＦＥＴのソ
ース電極１６及びゲート電極１５に接続される。
的にＰ一型領域１９が形成され、その深さはヘース領域
１２と同程度とし、このＰ一型領域１９上に表面濃度の
高い２つのＮ゜型領域２０及び２１が選択的に形成され
、さらにＮ゜型領域２０及び２１上にこれらＮ゜型領域
２０及び２１より深く、またＰ−型領域１９より浅く、
表面濃度の高い２つのＰ゛型領域２２及び２３が選択的
に形成されている。このようにＮ３型領域２０及び２１
、Ｐ３型領域２２及び２３、Ｐ型領域１９により２つの
ＰＮ接合が双方向に接続された構成によるものが複数個
形成されており、その中より必要に応じ低耐圧ダイオー
ドとなるよう直列に接続された構造による保護素子３２
がＮ型半導体基板１ｌに構成される。そして、Ｎ゛型頷
域２０及び２１がそれぞれＤＳＡ型ＭＯＳ−ＦＥＴのソ
ース電極１６及びゲート電極１５に接続される。
第２図は第１図の半導体装置の等価回路図であり、ＤＳ
Ａ型ＭＯＳ−ＦＥＴ３１と保護素子３２としてのダイオ
ードが共通の半導体基板に形成された構造になり、ＤＳ
Ａ型ＭＯＳ−ＦＥＴのソースＳとゲートＧ間に双方向接
続のダイオードが直列に２組接されている。
Ａ型ＭＯＳ−ＦＥＴ３１と保護素子３２としてのダイオ
ードが共通の半導体基板に形成された構造になり、ＤＳ
Ａ型ＭＯＳ−ＦＥＴのソースＳとゲートＧ間に双方向接
続のダイオードが直列に２組接されている。
上記の構成によれば、表面濃度の高いＰ゛型領域２２及
び２３が深く形成されるため、寄生トランジスタのｈＦ
Ｅが小さくできる。また、保護素子としてのダイオード
の耐圧は寄生トランジスタに相当するエミッタ・ベース
間電圧Ｖ｝：，となり低耐圧である。従って、複数の構
成のダイオードを適応により直列接続することによりＭ
ＯＳ−ＦＥＴの耐圧に応じて製造できる。さらに、半導
体基板１ｌによる制限がなくなり、性能を向上できるよ
うになった。
び２３が深く形成されるため、寄生トランジスタのｈＦ
Ｅが小さくできる。また、保護素子としてのダイオード
の耐圧は寄生トランジスタに相当するエミッタ・ベース
間電圧Ｖ｝：，となり低耐圧である。従って、複数の構
成のダイオードを適応により直列接続することによりＭ
ＯＳ−ＦＥＴの耐圧に応じて製造できる。さらに、半導
体基板１ｌによる制限がなくなり、性能を向上できるよ
うになった。
第３図及び第４図は別構成による実施例とじての保護素
子部分の断面図である。なお、第１図に対応する部分は
同一の符号を記す。
子部分の断面図である。なお、第１図に対応する部分は
同一の符号を記す。
第３図の例の保護素子は、Ｎ型半導体基板１１表面側の
領域に、選択的に比較的に深いＰ゛型領域４１．４２が
形成され、Ｐ゛型領域４Ｌ４２を含むようにＰ一型領域
１９が形成され、その表面上にＮ゛型領域２０．２１が
選択的に形成され、これは複数個形成されている中の一
部であり、必要に応じその中より選別して直列接続され
ている。そして、Ｎ゛型領域２０及び２１がそれぞれ図
示しないＤＳＡ型ＭＯＳ−ＦＥＴのソース電極及びゲー
ト電極に接続されている。
領域に、選択的に比較的に深いＰ゛型領域４１．４２が
形成され、Ｐ゛型領域４Ｌ４２を含むようにＰ一型領域
１９が形成され、その表面上にＮ゛型領域２０．２１が
選択的に形成され、これは複数個形成されている中の一
部であり、必要に応じその中より選別して直列接続され
ている。そして、Ｎ゛型領域２０及び２１がそれぞれ図
示しないＤＳＡ型ＭＯＳ−ＦＥＴのソース電極及びゲー
ト電極に接続されている。
この第３図の実施例では、Ｐ゛型領域４Ｌ４２を深くす
ることにより、Ｎ゛型領域２０．２１ とＰ゛型領域４
１．４２の接合部での耐圧が、表面の影舌を受けること
のない様にしている。併せて、Ｐ一型領域１９よりＰ゛
型領域４１．４２を深く高濃度にすることにより、Ｎ”
−Ｐ”−Ｎ一構造でのｈＦＥを小さくしている。尚、
第３図では、第１図に示したＦＥＴチャネル部分は省略
している。 また、第４図の例の保護素子は、Ｎ型半導
体基板１１表面側に、選択的にＰ゜型領域４ｌが形成さ
れ、このＰ゛型領域４１を含むようにＰ一型領域１９が
形成され、Ｎ゜型領域２０を選択的に形成し、Ｐ一型領
域１９の一部に浅《高濃度のＰ゜型領域７６が形成され
ている。
ることにより、Ｎ゛型領域２０．２１ とＰ゛型領域４
１．４２の接合部での耐圧が、表面の影舌を受けること
のない様にしている。併せて、Ｐ一型領域１９よりＰ゛
型領域４１．４２を深く高濃度にすることにより、Ｎ”
−Ｐ”−Ｎ一構造でのｈＦＥを小さくしている。尚、
第３図では、第１図に示したＦＥＴチャネル部分は省略
している。 また、第４図の例の保護素子は、Ｎ型半導
体基板１１表面側に、選択的にＰ゜型領域４ｌが形成さ
れ、このＰ゛型領域４１を含むようにＰ一型領域１９が
形成され、Ｎ゜型領域２０を選択的に形成し、Ｐ一型領
域１９の一部に浅《高濃度のＰ゜型領域７６が形成され
ている。
これも上記の如く複数個形成され、その中より必要に応
じ直列接続されている。また、第１図の様な別にＰ゛型
領域４１がない構成も考えられる。そして、Ｎ＋型領域
２０及びＰ゛型領域７６がそれぞれ図示しないＤＳＡ型
ＭＯＳ−ＦＥＴのソース電極及びゲート電極に接続され
る。
じ直列接続されている。また、第１図の様な別にＰ゛型
領域４１がない構成も考えられる。そして、Ｎ＋型領域
２０及びＰ゛型領域７６がそれぞれ図示しないＤＳＡ型
ＭＯＳ−ＦＥＴのソース電極及びゲート電極に接続され
る。
第４図の実施例では、第３図の実施例と同様に接合耐圧
を、基板内部で一義的に決めるものであるが、Ｐ＋型領
域７６は単なるコンタクトとしている点が相違している
。
を、基板内部で一義的に決めるものであるが、Ｐ＋型領
域７６は単なるコンタクトとしている点が相違している
。
上記第３図及び第４回の構成では、第１実施例と同様に
寄生トランジスタのｈＦＥが小さく、半導体基板１１に
よる制限がなくなり、性能を向上できるようになった。
寄生トランジスタのｈＦＥが小さく、半導体基板１１に
よる制限がなくなり、性能を向上できるようになった。
第５図（ａ）〜（ｆ）は本発明実施例の半導体装置の製
？工程断面図であり、第３実施例の保護素子とＤＳＡ型
ＭＯＳ−ＦＥＴの製造方法を示すものである。なお、上
記実施例に対応する部分は同一の符号を記す。
？工程断面図であり、第３実施例の保護素子とＤＳＡ型
ＭＯＳ−ＦＥＴの製造方法を示すものである。なお、上
記実施例に対応する部分は同一の符号を記す。
まず、同図（ａ）に示す如く、Ｎ型半導体基板１１上に
、酸化（ＳｉＯ■）膜５１を形成し、このＳｉＯ■膜５
１に保護素子部を形成するために開口部を形成し、この
開口部にＰ型不純物のボロン（Ｂ）イオンを注入し、Ｐ
゛型領域４１及び４２を選択的に形成する。これらＰ３
型領域４１及び４２は、その表面濃度が５×１０ ”
／ｃｍ’、深さが４．５μｍ程度に形成される。そして
、全面にＳｉ０２膜５２を形成する。
、酸化（ＳｉＯ■）膜５１を形成し、このＳｉＯ■膜５
１に保護素子部を形成するために開口部を形成し、この
開口部にＰ型不純物のボロン（Ｂ）イオンを注入し、Ｐ
゛型領域４１及び４２を選択的に形成する。これらＰ３
型領域４１及び４２は、その表面濃度が５×１０ ”
／ｃｍ’、深さが４．５μｍ程度に形成される。そして
、全面にＳｉ０２膜５２を形成する。
次に、同図（ｂ）に示す如く、Ｍ Ｏ Ｓ−Ｆ Ｅ Ｔ
部と保護素子部のＳｉＯ■膜５Ｌ５２を開口し、Ｂイオ
ンを注入し熱処理により、ＭＯＳ−ＦＥＴ部のヘース領
域１２とＰ一型領域１９を形成し、全面にＳｉＯ■膜５
３を形成する。このベース領域１２はその表面濃度がＩ
Ｘ １０’ Ｉｌ／ｃｍ３、拡散深さが２．７ ａｍ
程度に形成され、Ｐ一型領域１９はその表面濃度がＩＸ
ＩＯ”／ｃｍ３、拡散深さが４．０ μｍ程度に形成さ
れる。
部と保護素子部のＳｉＯ■膜５Ｌ５２を開口し、Ｂイオ
ンを注入し熱処理により、ＭＯＳ−ＦＥＴ部のヘース領
域１２とＰ一型領域１９を形成し、全面にＳｉＯ■膜５
３を形成する。このベース領域１２はその表面濃度がＩ
Ｘ １０’ Ｉｌ／ｃｍ３、拡散深さが２．７ ａｍ
程度に形成され、Ｐ一型領域１９はその表面濃度がＩＸ
ＩＯ”／ｃｍ３、拡散深さが４．０ μｍ程度に形成さ
れる。
？に、同図（Ｃ）に示す如く、ＭＯＳ−ＦＥＴ部のＳｉ
Ｏ■膜を開口し、露出したＮ型半導体基板Ｉ１の表面を
酸化してゲート酸化膜１４を形成する。
Ｏ■膜を開口し、露出したＮ型半導体基板Ｉ１の表面を
酸化してゲート酸化膜１４を形成する。
次に、同図（ｄ）に示す如く、上記ゲート酸化膜１４上
にポリシリコンから成るゲート電極ｌ５を形成する。
にポリシリコンから成るゲート電極ｌ５を形成する。
次に、同図（ｅ）に示す如く、Ｎ型不純物としてヒ素（
Ａｓ）またはリン（Ｐ）をイオン注入し、ＭＯＳＦＥＴ
部のソース領域１３と、保護素子部のＮ゛型領域２０及
び２１を形成し、全面にＳｉｎ２膜５４を形成する。こ
れらソース領域１３とＮ゛型領域２０及び２１は、その
表面濃度が２ Ｘ １０ ” ／ｃ俄”、拡散深さが１
．３μｍ程度に形成される。
Ａｓ）またはリン（Ｐ）をイオン注入し、ＭＯＳＦＥＴ
部のソース領域１３と、保護素子部のＮ゛型領域２０及
び２１を形成し、全面にＳｉｎ２膜５４を形成する。こ
れらソース領域１３とＮ゛型領域２０及び２１は、その
表面濃度が２ Ｘ １０ ” ／ｃ俄”、拡散深さが１
．３μｍ程度に形成される。
次に、同図（ｆ）に示す如く、ゲート、ソース用の開口
部が形成され、アルミニュウム配線によりゲートとＮ゛
型領域２０、ソースとＮ゛型領域２１とが接続される。
部が形成され、アルミニュウム配線によりゲートとＮ゛
型領域２０、ソースとＮ゛型領域２１とが接続される。
上記方法により、同一基板にＤＳＡ型ＭＯＳ−ＦＥＴと
保護素子とを設けた半導体装置が製造される。
保護素子とを設けた半導体装置が製造される。
なお、上記実施例では、同一の半導体基板上にＤＳＡ型
ＭＯＳ−ＦＥＴと保護素子とを設けているが、本発明の
適用範囲はこれに躍らず、保護素子部分を別に形成し、
直列接続された基板を組立てて、ＭＯＳ−ＦＥＴのゲー
ト・ソース間に保護素子を直列接続することも可能であ
る。また、ドレインーソース間の保護素子とし・でも適
用することができる。
ＭＯＳ−ＦＥＴと保護素子とを設けているが、本発明の
適用範囲はこれに躍らず、保護素子部分を別に形成し、
直列接続された基板を組立てて、ＭＯＳ−ＦＥＴのゲー
ト・ソース間に保護素子を直列接続することも可能であ
る。また、ドレインーソース間の保護素子とし・でも適
用することができる。
〔発明の効果］
以上説明した様に本発明によれば、保護素子部に形成さ
れる寄生トランジスタのｈＦＥを小さくでき、かつ基板
による制限をな《すことができ、性能を向上できる効果
がある。
れる寄生トランジスタのｈＦＥを小さくでき、かつ基板
による制限をな《すことができ、性能を向上できる効果
がある。
第１図は本発明第１実施例の半導体装置の断面図、
第２図は第１図の半導体装置の等価回路図、第３図は本
発明第２実施例の保護素子部分の断面図、 第４図は本発明第３実施例の保護素子部分の断面図、 第５図（ａ）〜（ｆ）は本発明実施例の半導体装置の製
造工程断面図、 第６図は従来例のＤＳＡ型ＭＯＩＦＥＴの断面図である
。 ？１はＭＯＳ−Ｆ巳Ｔ１ ３２は保護素子、 ４１，４２．７６はＰ゛型領域、 ５１、５２、５３、５４はＳｉＯ■膜 を示す。 図中、 １１はＮ型半導体基板、 １２はベース領域、 １３はソース領域、 １４はゲート酸化膜、 １５はゲート電極、 １６はソース電極、 １７はドレイン領域、 １８は低比抵抗領域、 １９はＰ一型領域、 ２０．２１はＮ＋型領域、 ２２．２３はＰ＋型領域、 特許出願人 冨士通株式会社
発明第２実施例の保護素子部分の断面図、 第４図は本発明第３実施例の保護素子部分の断面図、 第５図（ａ）〜（ｆ）は本発明実施例の半導体装置の製
造工程断面図、 第６図は従来例のＤＳＡ型ＭＯＩＦＥＴの断面図である
。 ？１はＭＯＳ−Ｆ巳Ｔ１ ３２は保護素子、 ４１，４２．７６はＰ゛型領域、 ５１、５２、５３、５４はＳｉＯ■膜 を示す。 図中、 １１はＮ型半導体基板、 １２はベース領域、 １３はソース領域、 １４はゲート酸化膜、 １５はゲート電極、 １６はソース電極、 １７はドレイン領域、 １８は低比抵抗領域、 １９はＰ一型領域、 ２０．２１はＮ＋型領域、 ２２．２３はＰ＋型領域、 特許出願人 冨士通株式会社
Claims (1)
- 絶縁ゲート型電界効果トランジスタを形成した同一基板
または別基板上に、深さと不純物濃度の異なる接合によ
り形成された複数個の中より必要な低耐圧ダイオードと
なるよう選別し、前記絶縁ゲート型電界効果トランジス
タに対し、必要数直列接続した保護素子を接続してなる
絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003689A JPH02230774A (ja) | 1989-03-03 | 1989-03-03 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5003689A JPH02230774A (ja) | 1989-03-03 | 1989-03-03 | 絶縁ゲート型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02230774A true JPH02230774A (ja) | 1990-09-13 |
Family
ID=12847772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5003689A Pending JPH02230774A (ja) | 1989-03-03 | 1989-03-03 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02230774A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203380A (ja) * | 1989-12-29 | 1991-09-05 | Nec Corp | 縦型ｍｏｓ電界効果トランジスタの保護装置 |
| EP0657933A1 (en) * | 1993-12-13 | 1995-06-14 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Integrated structure active clamp for the protection of power semiconductor devices against overvoltages |
| US5744840A (en) * | 1995-11-20 | 1998-04-28 | Ng; Kwok Kwok | Electrostatic protection devices for protecting semiconductor integrated circuitry |
| WO2013005304A1 (ja) * | 2011-07-05 | 2013-01-10 | 三菱電機株式会社 | 半導体装置 |
-
1989
- 1989-03-03 JP JP5003689A patent/JPH02230774A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203380A (ja) * | 1989-12-29 | 1991-09-05 | Nec Corp | 縦型ｍｏｓ電界効果トランジスタの保護装置 |
| EP0657933A1 (en) * | 1993-12-13 | 1995-06-14 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Integrated structure active clamp for the protection of power semiconductor devices against overvoltages |
| US5530271A (en) * | 1993-12-13 | 1996-06-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Integrated structure active clamp for the protection of power semiconductor devices against overvoltages |
| US5744840A (en) * | 1995-11-20 | 1998-04-28 | Ng; Kwok Kwok | Electrostatic protection devices for protecting semiconductor integrated circuitry |
| WO2013005304A1 (ja) * | 2011-07-05 | 2013-01-10 | 三菱電機株式会社 | 半導体装置 |
| CN103650147A (zh) * | 2011-07-05 | 2014-03-19 | 三菱电机株式会社 | 半导体装置 |
| JPWO2013005304A1 (ja) * | 2011-07-05 | 2015-02-23 | 三菱電機株式会社 | 半導体装置 |
| US9041051B2 (en) | 2011-07-05 | 2015-05-26 | Mitsubishi Electric Corporation | Semiconductor device |
| US9640643B2 (en) | 2011-07-05 | 2017-05-02 | Mitsubishi Electric Corporation | Semiconductor device |
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