JPH03203380A - 縦型ｍｏｓ電界効果トランジスタの保護装置 - Google Patents

縦型ｍｏｓ電界効果トランジスタの保護装置

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Publication number
JPH03203380A
JPH03203380A JP1342840A JP34284089A JPH03203380A JP H03203380 A JPH03203380 A JP H03203380A JP 1342840 A JP1342840 A JP 1342840A JP 34284089 A JP34284089 A JP 34284089A JP H03203380 A JPH03203380 A JP H03203380A
Authority
JP
Japan
Prior art keywords
field effect
effect transistor
gate
mos field
type mos
Prior art date
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Pending
Application number
JP1342840A
Other languages
English (en)
Inventor
Masanori Yamamoto
山本　正徳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH03203380A publication Critical patent/JPH03203380A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H10D84/143—VDMOS having built-in components the built-in components being PN junction diodes

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、縦型ＭＯＳＦＥＴの特性改善に関し、特にゲ
ート保護装置の特性向上を目的とする。
〔従来の技術〕
従来、縦型ＭＯＳＦＥＴは、第３図（ａ）に示すように
、基板上にベース領域３及びＮ＋領領域４を形成し、双
方向ダイオードＡを形成し、第３図（ｂ）もしくは、（
Ｃ）の等何回路になるようにゲート保護装置を形成して
いた。
このため、第３図（ａ）のようにＮ”：　４−Ｐ　：　
３−Ｎ−：２の寄生ＮＰＮ　　Ｔｒ：Ａが形成されてい
た。
〔発明が解決しようとする課題〕
縦型ＭＯＳＦＥＴのゲート保護装置は、シリコン基板中
に形成すると、寄生Ｔｒが形成され、この寄生Ｔｒのｈ
ＦＥが大きいためオン状態になりやすいという欠点を持
っていた。
また、他のゲート保護装置、例えばポリシリ・ダイオー
ドを使用すると、ゲート・リークが大きくなるという欠
点がある。
〔課題を解決するための手段〕
本発明は、縦型ＭＯＳＦＥＴのゲート保護装置において
、素子部ベースと接合分離した保護双方向ダイオードを
２つ以上形成することにより、ゲート規格電圧の向上及
び一つのダイオードで大きな電圧がいらないため、ベー
ス濃度を上げ寄生Ｔｒのｈｙｘを小さくすることにより
寄生Ｔｒをオン状態にしにくくなる。
上述した従来の縦型ＭＯ３ＦＥＴのゲート保護装置に対
し、本発明は双方向ダイオードを、接合分離して、２つ
以上形成することにより、ゲート規格電圧を大きくし、
また一つのダイオード電圧を大きくする必要がなく、ベ
ース濃度を上げることができるため寄生ＴｒのｈＦ１＋
を小さくできるので、Ｔｒのオン状態になりにくくなり
、ゲート保護装置の特性を改善する。
また、ポリシリダイオードではないので、グー）・・リ
ークが小さい。
〔実施例〕
第１図（ａ）は、本発明の一実施例の縦断面図である。
Ｎｃｈについて述べる。第１図（ａ）に示すように、２
：Ｎ−型半導体基板上に３つの３：Ｐベース領域及び４
：Ｎ＋領領域形成しＡ、Ｂ、Ｃ双方向ダイオードを互い
に離れて形成する。第１図（ｂ）は、本発明の等両回路
である。
第２図は、本発明の他の実施例の縦断面図である。第１
の実施例にポリシリ抵抗を入れ、ゲートへの突入電流を
防ぎ、保護装置の改善をした例である。
〔発明の効果〕
以上、説明したように本発明は、縦型ＭＯＳＦＥＴのゲ
ート保護装置において、素子部ベースと互いに離れた２
つ以上の双方向ダイオードを基板上に形成することによ
り、ゲート規格電圧の向上及びベース濃度を上げ寄生Ｔ
ｒ’）ｈｙｘを小さくして、オン状態にしにくくするこ
とができる効果がある。
【図面の簡単な説明】
第１図（ａ）　、　（ｂ）、第２図は、本発明の縦断面
図及び回路図である。第３図（ａ）　、　（１〕）　、
　（ｃ）は、従来例の縦断面図及び回路図である。 １・・・・・・Ｎ＋型半導体基板、２・・・・・・Ｎ−
型半導体基板、３．３′・・・・・Ｐベース領域、４．
４′・・・・・・Ｎ＋領領域５・・・・・・ゲート酸化
膜、６・・・・・・ポリシリゲート、７・・・・・・層
間絶縁膜、８・・・・・・絶縁膜、９・・・・・・ソー
ス・アルミ、１０・・・・・・ゲートアルミ、１１・・
・・・・アルミ、１２・・・・・・ドレイン、２１・・
・・・・ゲート、２２・・・・・ドレイン、２３・・・
・・・ソース、Ａ・・・・・・ダイオード、Ｂ・・・・
・・ダイオード、Ｃ・・・・・・ダイオード、Ｄ・・・
・・・保護ダイオード、Ｅ・・・・・・素子部。

Claims (1)

    【特許請求の範囲】
  1. 表面にソース及びゲート、裏面にドレインを持つ縦型電
    界効果トランジスタにおいて、素子ベース領域と離れて
    半導体基板上に酸化膜を形成し、フォトリソグラフィ技
    術を用いて、基板と逆の導電型のベース領域を形成し、
    さらにそのベース領域中に２つの基板と同じ導電型領域
    を離れて形成した双方向ダイオードを互いに離れて直列
    に複数個形成することを特徴とする縦型ＭＯＳ電界効果
    トランジスタの保護装置。
JP1342840A 1989-12-29 1989-12-29 縦型ｍｏｓ電界効果トランジスタの保護装置 Pending JPH03203380A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104934473A (zh) * 2014-03-17 2015-09-23 株式会社东芝 半导体装置
CN109119479A (zh) * 2018-09-04 2019-01-01 深圳市福来过科技有限公司 一种功率器件及其制作方法

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JPS648674A (en) * 1987-06-30 1989-01-12 Rohm Co Ltd Vertical mos-fet
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