JPH02230821A - クロック発生装置及び周波数―電流変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上一の利用分野〕 本発明はクロック発生回路に係り、特にクロソクに基づ
いて論理動作が行なわれる情報処置装置を内蔵する半導
体集積回路装置のクロック発生回路に関する。

〔従来の技術〕

クロックに基づいて論理動作が行なわれる情報処理装置
では，内部論理の誤差動作防止や高速化のためにクロッ
クのタイミングの管理が重要である。特に、複数の情報
処理装置がある場合、情報処理装置間でのデータの転送
を確実にかつ高速に行なうため、各情報処理装置のクロ
ックどうしが同期しているのが望ましい．従来、このよ
うな要求を満たすクロック発生回路として、特開昭５５
−８０１３７号公報に提案されたものによれば、外部信
号と同期したクロックを発生させる回路を用いることが
示されている。また、外部信号と同期したクロックを発
生させる回路として、アイイーイーイージャーナルオブ
ソリッドステートサーキッツ、エスシー２２、ナンバー
２（１９８７年）第２２５頁から第２６１頁（ＩＥＥ　
Ｊｏｕｒｎａｌｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒ
ｃａｉｔｓ，Ｖａｌ．ＳＣ−２２，Ｎｕ２　（１９８７
）ｐ．ｐ．２２５−２６１）と，特開昭５８−１８４６
２６号公報に，位相口ックループ（以下ＰＬＬと略す：
Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏρ）を用いることが
示されている。

このＰＬＬを用いた従来のクロック発生回路のブロック
構成を第２図に示す。クロック発生回路１０は、位相比
較器１１、ローパスフィルタ（ＬＰＦ）１２、電圧制御
発振器（ＶＣＯ）１３、分周器１４から構成され、位相
比較器１１は外部信号に係るタイミング信号と同期クロ
ック信号との位相差を常に比較し、この位相差によって
生じる出力をＬＰＦ１２で平滑化し、■Ｃ○１３の制御
信号として与える。ＶＣＯ１３はＬＰＦ１２の出力に応
じて発撮周波数を増減し、その発振出力を分周器１４で
分周し、同期クロック信号として出力する帰還系となっ
ている．タイミング信号の位相が同期クロック信号の位
相よりも進んでいるときは、位相比較器１１はその位相
差を検知し、ＬＰＦ１２を介してＶＣＯ１３の発生周波
数を上げるように動作する。ｖＣ○１３の発振周波数が
上がれば同期クロック信号の周波数が上がるため、同期
クロック信号の位相は進み、タイミング信号との位相差
を小さくするように動作する。逆にタイミング信号の位
相が同期クロック信号の位相よりも遅れているときは、
同期クロック信号の位相を遅らせるように動作するため
、タイミング信号と同期クロック信号との位相差は同様
に小さくなる。すなわち、ＰＬＬＩＯはタイミング信号
と同期クロック信号との位相を同期させ、かつ周波数が
一致するように動作し、自動周波数制御の役目を果して
いる。

ところでＰＬＬＩＯを構成する各部１１〜１４は、いろ
いろな回路構成のものが提案されており、全体の性能に
応じて使い分けがなされている。

■Ｃ○１３については，内部に静電容量（寄生容量の場
合もある）を有し、その容量の充放電電流を入力電圧に
応じて制御し、これにより時定数を変化させて発振周波
数を決定する回路構成としているのが一般である。しか
し、容量の充放電電流はある一定範囲内でしか変化させ
ることができないという制約があり、そのため発振周波
数の可変範囲も一定範囲内に制限される。

この制限を受ける理由を，次にさらに詳しく説明する． ＰＬＬＩＯはタイミング信号の位相と同期クロック信号
の位相が一致するように動作するため，同期クロック信
号の周波数がタイミング信号の周波数の整数倍又はその
逆数倍のときにも、タイミング信号と同期クロック信号
の位相が一致することがある．この場合、両者の位相差
がないためＰＬＬＩＯは平衡状態となり、擬似的な引き
込みが生じる。これを防止するため、ＰＬＬＩＯ内のｖ
Ｃ○１３の発振周波数を擬似引き込みが生じない一定の
範囲に制限する必要がある。また，ＶＣＯ１３の発振周
波数範囲が広いと、入力である電圧変化に対する発振周
波数の変化も大きくなるため、ＰＬＬＩＯのループゲイ
ンが大きくなる。

ＰＬＬＩＯのループゲインが大きいと、ＰＬＬ１０の雑
音帯域も高くなるため．ＰＬＬＩＯの動作が不安定とな
る。そこで、ＶＣＯ１３の発振周波数の可変範囲をある
一定範囲内に設定するのが一般だからである。

〔発明が解決しようとする課題〕

ここで、上記従来技術の問題点について説明する。第２
図のＰＬＬＩＯでは、各部１１〜１４からなる帰還系に
より、タイミング信号と同期クロック信号との同期及び
周波数の一致を実現している．しかし、前述したように
同期クロック信号の周波数はＶＣＯｌ３の発振周波数に
依存しており、ＶＣＯ１３の発振する周波数範囲に対応
した範囲内でしか変化させることができない。したがっ
て、タイミング信号の周波数が、ＶＣＯ１３の発振する
周波数範囲に対応する同期クロック信号の周波数範囲を
越えた場合は、ＰＬＬＩＯは動作できず、情報処理装置
間のクロックの同期がくずれるという問題があった。

本発明の目的は、広い範囲で周波数変化する外部入力の
タイミング信号に追従させて同期クロック信号を発生で
きる広い周波数範囲を持つクロック発生装置を提供する
ことにある。

〔課題を解決するための手段〕

上記目的は、位相比較手段と該位相比較手段の出力レベ
ルに応じた周波数信号を発生する電圧制御発振手段を有
し、該発振周波数信号の位相と外部から入力されるタイ
ミング信号とを前記位相比較手段に入力し、該タイミン
グ信号に同期した同期クロック信号を出力する構成のク
ロック発生装置において、タイミング信号を入力としそ
の周波数に応じて前記電圧制御発振手段の発振周波数の
範囲を変化させる補償手段を設けることにより、達成さ
れる。

〔作用〕

補償手段は、タイミング信号の周波数が高いときは電圧
制御発振手段の発振する周波数範囲を周波数の高い方に
変化させる。それによって、クロック発生回路の同期ク
ロック信号の周波数範囲も周波数の高い方に変化するた
め、タイミング信号の周波数が同期クロック信号の周波
数範囲外となることを防止できる。逆にタイミング信号
の周波数が低ぐなると、補償手段が動作して同期クロッ
ク信号の周波数範囲を周波数の低い方に変化させる。つ
まりタイミング信号の周波数に応じて同期クロック信号
の周波数範囲が変化されるため、クロック発生回路が動
作できなくなることが防止される。

〔実施例〕

以下、本発明の一実施例を図面を用いて説明する。

第１図は本発明の第１の実施例のブロック構成を示す。

図示のように本実施例は、ＰＬＬを用いたクロック発生
回路２０であり、第２図の従来例と同一符号のものは同
一の機能・構成を有する部品である。図において第２図
従来例と異なるところは、タイミング信号ＳＴを入力と
し、そのタイミング周波数ｆＴに応じてＶＣＯ１３の発
振する周波数範囲を変化させる補償回路１５が設けられ
ていることにある。補償回路１５は、タイミング信号Ｓ
Ｔの周波数ｆ丁が高くなると、それに応じてＶＣＯ　１
　３゜に発振周波数範囲を周波数の高い方に変化させる
信号Ｓｃを出力する。逆に、タイミング信号ＳＴの周波
数ｆＴが低くなると、それに応じてＶＣＯ１３に発振周
波数範囲を周波数の低い方に変化させる信号ＳＣを出力
する。同期クロック信号ＣＰはＶＣＯ１３の発振出力信
号Ｃｐｏを分周器１４で分周した信号である。したがっ
て，同期クロック信号ｃｐの周波数範囲はＶＣＯ１３の
発振周波数範囲と比例関係がある。このように，本実施
例によればタイミング信号ＳＴの周波数ｆＴに応じて、
同期クロック信号の周波数ｆｃの範囲が変化するため、
同期クロック信号Ｃｐの周波数範囲内にタイミング信号
ＳＴの周波数ｆＴが収まり、この結果タイミング信号Ｓ
Ｔと同期し、かつ周波数の一致した同期クロック信号Ｃ
ｐを得ることができる。したがって、本実施例によれば
タイミング信号ＳＴの周波数変化に対応可能な周波数範
囲の広いクロック発生回路を実現できる。なお、ＶＣＯ
１３と補償回路１５の具体的な実施例については後述す
る（第１０図、第１１図、第１５図）。

第３図は，第１図のクロック発生回路２０を内蔵させた
情報処理用ＬＳＩのチップ構成の一実施例である。ＬＳ
Ｉチップ３１０は、クロック発生回路（ＣＰＧ）２０と
クロック分配回路２１から成るクロック回路２２と、ク
ロック回路２２の出力であるクロック信号ｃｐにより制
御される論理回路ブロック３１１〜３１５とから構成さ
れる。

ＣＰＧ２０はチップ外から入力されるタイミング信号Ｓ
Ｔを受けて、その信号と同期した同期クロック信号ＣＰ
を出力し、分配回路２１で各ブロック３１１〜３１５を
制御するためのクロック信号を生成する。ここで、クロ
ック信号Ｃｐはタイミング信号ＳＴから分配回路２１に
おける遅延分だけ遅れた信号となる。しかし．ＬＳＩチ
ップ３１０はタイミング信号ＳＴとほぼ同期して動作す
る。これにより、ＬＳＩチップ３１０がローカルバス１
０１やシステムバス１０２を介してデータを送受信する
にあたり，他のシステムと共通のタイミング信号に基づ
いて同期動作できる効果がある。

第４図は、本発明の第２の実施例の構成図を示す。図示
のようにＰＬＬを用いたクロック発生回路を内蔵したク
ロック回路２５のブロック構成で．第１図、第２図と同
一符号のものは同一機能・構成のものである。同図にお
いて、第１図実施例と異なるところは、分周器１４の出
力を分配するクロック分配回路２１を介して、その出力
のクロック信号Ｃｐの１つを位相比較器１１に帰還した
構成としていることにある。しかして、本実施例によれ
ば、クロック分配回路２１による遅れをも補償すること
ができ、第３図で説明した論理ブロック３１１〜３１５
のクロック信号を外部のタイミング信号ＳＴに同期させ
ることができる。なお、分配回路２１による遅れの原因
は、分配するにあたり、多数のバッファを用いるからで
ある。この遅れは例えば、２〜３ｍｓｅｃである。

第５図は第４図のクロック回路２５を内蔵した情報処理
用ＬＳＩのチップ構成の一実施例である。

第３図と同一符号のものは同一部分を示す。本実施例で
はタイミング信号ＳＴとクロック信号ＣＰはクロック回
路ＣＬＫ２５により同期しているため、ＬＳＩチシプ３
１０はタイミング信号と同期して動作し、ローカルバス
１０１やシステムバス１０２を介して他のＬＳＩチップ
とデータを送受信するにあたり、完全に同期した動作と
なる。

第６図は、第３図又は第５図の情報処理用ＬＳＩを用い
てなる情報処理システムの一実施例である．情報処理用
ＬＳＩ３１０，３２０，３３０はクロック回路２２又は
２５を内蔵している。各クロック回路２２又は２５はタ
イミング信号発生回路４０から出力される共通のタイミ
ング信号で制御されている．したがって、各ＬＳ　Ｉ　
３　１　０，３２０，３３０内の論理回路ブロックを制
御するクロック信号Ｃｐはすべて同期し．ＬＳＩ間でロ
ーカルバス１０１やシステムバス１０２を介するデータ
転送の同期がとられ、データ転送を確実にできる。また
，データ転送が確実にできることにより，高速化が可能
となり、高速な情報処理システムを実現できる。

ここで、第１図と第４図実施例を構成する各ブロック部
の具体的な実施例を、第７図〜第１６図によって説明す
る。

第７図に位相比較器１１の一実施例を示す。偏示のよう
に、インバータ７０１と７０２，７１２〜７１５，２人
力ＮＡＮＤ７０３　〜７０８．３人力ＮＡＮＤ７１０と
７１１．４人力ＮＡＮＤ７０９のゲート回路から構成さ
れている。これらによりタイミング信号ＳＴと同期クロ
ック信号Ｃｐとの立ち上がりの位相差を、第８図に示し
たタイムチャートの波形を有する出力信号ＰＰ，ＮＰ，
ＰＤ，ＮＤのパルス幅に変換して出力する周波数・位相
比較型の位相比較器である。本実施例ではインバータ７
１４と７１５により差動のパルスを出力するようになっ
ている。タイミング信号ＳＴの位相が同期クロック信号
Ｃｐの位相より進んでいるときは、図中（Ａ）で示すよ
うに信号ＰＰとＮＰに位相差に相当するパルス幅のパル
ス信号を出力する。逆に遅れているときは、図中（Ｃ）
で示すように信号ＰＤとＮＤに出力する。タイミング信
号ＳＴと同期クロック信号Ｃｐの立ち上がりが一致した
ときが同期状態で、図中（Ｂ）に示すように出力は変化
がない。すなわち、本実施例では，タイミング信号ＳＴ
と同期クロック信号Ｃｐどの位相差を差動出力のパルス
幅に変換して出力する。

第９図にローパスフィルタ（ＬＰＦ）１２の一実施例を
示す。図示のようにＬＰＦにはチャージポンプ回路９０
１とループフィルタ９１７を有して構成される。

チャージポンプ回路９０１において、符号９０４〜９０
７はＰＭＯＳ，符％９０８　〜９１６はＮＭＯＳ，符号
９０２は抵抗，符号９０３はＮＰＮトランジスタをそれ
ぞれ示す。ＰＭＯＳ９０６と９０７，およびＮＭＯＳ９
０９と９１０（７）各電流は等しく設定される。つまり
、ＰＭＯＳ９０４と９０６および９０７，ＰＭＯＳ９０
４と９０５，ＮＭＯＳ９０８と９０９および９１０のカ
レントミラーで、トランジスタ９０３のバイアスＶ＾に
より抵抗９０２に流れる電流で制御されるからである．
ＮＭＯＳ９１２と９１１，ＮＭＯＳ９１４と９１３は位
相比較器１１の差動出力信号ＰＰとＮＰ，ＰＤとＮＤに
より制御される。これらのＮＭＯＳ９１２と９１１，Ｎ
ＭＯＳ９１４と９１３は、ＰＭＯＳ９０７とＮＭＯＳ９
１０の電流を、出力ＶＢと内部とに切り替えるスイッチ
である．しかして、ＮＭＯＳ９１２がオン、すなわち信
号ｐｐが「Ｈ」で信号ＮＰが「Ｌ」のとき、ＶａＬ，ｌ
．ＰＭＯＳ９０７の電流を流し込む。一方ＮＭＯ　Ｓ９
１４がオン，すなわち信号ＰＤが「Ｈ」で信号ＮＤが「
Ｌ」のとき、ＶａからＮＭＯＳ９１０の電流を引き抜く
．これにより、位相比較器１１の出力パルスを，Ｖａに
流れるパルス電流に変換する。他方、ＮＭＯＳ９１６は
信号ＮＰで制御され，ＮＭＯＳ９１２がオフ、すなわち
信号ＰＰが「Ｌ」で信号ＮＰがｒＨ」のとき、ＰＭＯＳ
９０７の電流をＮＭＯｓ９　１　１を介してＮＭＯＳ９
０９へ導く。一方、ＮＭＯＳ９１５は、信号ＮＤで制御
され、ＮＭＯＳ９１４がオフ、すなわち信号ＰＤがｒＩ
，Ｊで信号ＮＤがｒ｝｛Ｊのとき．ＰＭＯＳ９０６の電
流をＮＭＯＳ９１３を介してＮＭＯＳ９１０に導く。し
たがってＰＭＯＳ９０７とＮＭＯ　Ｓ９１０の電流は、
Ｖａへ電流を出力しないときでも常に流れるため、それ
らのドレインの電位を一定にすることができる。この結
果、ＮＭＯＳ９１２と９１４のスイッチングの際のチャ
ージシェアで生じるノイズ電流を無くすことができる。

このように、チャージポンプ回路９０１は位相比較器１
１の出力パルス幅に等しいパルス電流を出力できるので
、パルス幅に比例した電荷の注入又は弓き抜きを実現で
きる。

ループフィルタ９１７は抵抗９１８と容量９１９の直列
回路で構成され，チャージポンプ回路９０１のパルス電
流を積分することにより電圧に変換する。

このようにして，ローパスフィルタ１２は、信号ＰＰと
ＮＰのパルス出力があるとき、チャージポンプ回路９０
１がループフィルタ９１７へ電荷を注入するため、Ｖａ
の電位が上昇し、信号ＰＤとＮＤのパルス出力があると
き、チャージポンプ回路９０１がループフィルタ９１７
から電荷を引き抜くため、Ｖａの電位は下降することに
なる。

この結果゜位相差に応じたパルス信号は電圧に変換され
る。

第１０図に，電圧制御発振器（ＶＣＯ）１３の一実施例
を示す。図示のように、電圧・電流変換回路１００１．
電流制御発振器１００２、レベル変換回路１００３を有
して構成される。電圧・電流変換回路１００１は補償回
路１５の電流制御信号■ｃを受けて、ローパスフィルタ
１２の出力電圧ＶＢを電流制御信号Ｉｏに変換し、電流
制御発振器１００２に出力する。これにより、電流制御
発振器１００２はＩＯに応じた周波数で発振し、低電圧
振幅の信号Ｖａを出力する。レベル変換回路？００３は
ｖ２を全振幅の信号ＶＦまで増幅して出力する． 第１１図に第１０図の電圧・電流変換回路１０ｏ１の一
実施例を示す．ＮＭＯＳ１１０１とｌｌ０２，１１０３
はカレントミラーとなっており、ＮＭＯＳ１１０２と１
１０３に流れる電流工、と工２は、ＩＣと比例関係にな
り、次式で表わせる。

■よ＝ｎ１・ＩＣ　　　　　　　　　・・・（１）Ｉ　
，　＝　ｎ　ｔ・Ｉｃ　　　　　　　　　　・・・（２
）一方．ＮＭＯＳ１１０４とｌｌ０５は差動対であり、
基準電圧ＶＲとＶａの電位の高低関係では■■を分流す
る。ここでＮＭＯＳ１１０４の電流はＰＭＯＳ１１０６
に流れる。このＰＭＯＳ１１０６と１１０７はカレント
ミラーとなっており、それらに流れる電流を等しく設定
すると、ＰＭＯＳＩ１０７の電流はＮＭＯＳ１１０４と
等しくなる。

ところで、Ｖａの電位がＶＲより高い場合を考えると、
ＮＭＯＳ１１０５（７）電流はＮＭＯＳ１１０４より大
きくなる。しかし、ＰＭＯＳ１１０７はＮＭＯＳ１１０
４と等しい電流しか供給できないので、ソノ差の電流は
ＰＭＯｓ１１０８とＮＭＯｓ１１０３の回路から供給さ
れることになる．したがって、ＰＭＯＳ１１０８に流れ
る電流工，は工２よりも大きくなる。逆に．Ｖａの電位
がＶＲより低い場合は、ＮＭＯＳ１１０５の電流がＮＭ
ＯＳＩ１０４より小さくなるが、ＰＭＯＳ１１０７はＮ
ＭＯＳｌｌ０４と等しい電流を供給するので、ＮＭＯＳ
１１０５に流れ込む電流以外の余分な電流は、ＰＭＯＳ
１１０８とＮＭＯＳ１１０３の回路へ流し込まれ、工，
はＩ２より小さくなる．すなわち，工．は工２を中心と
して、Ｖａの大小に応じて増減変化する。このときの増
減幅は、ＮＭＯＳＩ１０４と１１０５のバイアス電流工
、で、次式が成り立つ。

Ｉ２＋Ｉ１≧工，≧Ｉ２−Ｉ，　　　　　　・・・（３
）ところで，ＰＭＯＳ１１０８と１１０９はカレントミ
ラーであるから、電圧・電流変換回路１００１の出力電
流ＩＤとＩ，は比例関係があり、次式で表わせる。

Ｉｎ＝ｎ，＋　Ｉ，　　　　　　　　　　　−　（４）
上記（１），（２），（３），（４）式より、次式が成
り立つ。

ｎ　３　（　ｎ　２　”　ｎ　ｔ　）　Ｉ　Ｃ≧Ｉｎ≧
ｎ３（ｎ２−ｎｘ）　ｒＣ　　＋・＋　（５）したがっ
て、電圧・電流変換回路１００１は（５）式が成り立つ
範囲で．Ｖａの電位が高くなるとＩｏが大きくなり、Ｖ
ａの電位が低くなるとＩｎが小さくなるように動作する
。また、ＩＯが変化する範囲はＩＣの電流に依存し、Ｉ
Ｃを大きくするとＩｏの電流範囲の中心が大きい方に移
動し、Ｉｃを小さくするとＩｎの電流範囲の中心が小さ
い方に移動する． 第１２図に電流制御発振器１００２の一実施例を示す．
図示のように、ＮＭＯＳ１２０１　〜１２０３，容量１
２０４，ＮＰＮトランジスタ１２０５，１２０６，１２
１１，１２１２，ＰＭＯＳＩ２０７，１２０８，ダイオ
ード１２０９，１２１０，電流源１２．１３．１２１４
を含んで成る。そして、この発振器１００２は，バイボ
ーラトランジスタ１２０５．１２０６と負荷素子として
のＰＭＯＳ１２０７．１２０８から成るスイッチング回
路の入出力を、トランジスタ１２１１と電流源１２１３
およびトランジスタ１２１２と電流源１２１４から成る
レベルシフト回路を介して交差接続し、トランジスタ１
２０５と１２０６に流れる電流をそれぞれＮＭＯＳ１２
０２と１２０３で制御する構成のエミッタ結合型のマル
チバイブレータである。ダイオード１２０９．１２１０
は振幅を制限するクランプ素子で、レベルシフト回路を
介して差動出力するＶＥの振幅はＶＢＥとなる。また、
ＮＭＯＳｌ２０１，１２０２，１２０３はカレントミラ
ーとなっている。したがって、ＮＭ○Ｓ１２０２と１２
０３に流れる電流を等し＜Ｉ，に設定すると、■．は電
圧・電流変換回路１００１の出力電流Ｉｏと比例関係に
あり、次式で表わせる。

Ｉ４＝　ｎ４・　Ｉｏ　　　　　　　　　　　　　−　
　（６）このようなエミッタ結合型のマルチバイブレー
タの発振周波数ｆＯはタイミング容量１２ｏ４の容量を
Ｃｏとすると次式で表わせる。

（６）と（７）式より次式の関係が得られる。

すなわち、電流制御発振器１００２はＩｎと比例した発
振周波数を出力するようになっている。

ところで、ＩＯは（５）式の電流範囲をもつため、上記
の発振周波数ｆＯにも周波数範囲を持ち、（５），（８
）式より次式が成り立つ。

このように、発振周波数ｆｏの周波数範囲の中心は、Ｉ
ｃが大きくなると周波数の高い方に、逆にＩＣが小さく
なると周波数の低い方に移動する。

また、第１２図実施例では、ＮＰＮ　トランジスタ１２
０５．１２０６のスイッチング素子にＰＭ０８１２０７
，１２０８の負荷素子でスイッチング回路を構成し、Ｐ
ＭＯＳ１２０７，１２０８（７）ゲートをそれぞれＮＰ
Ｎトランジスタ１２０５．１２０６のベースに接続して
いる。これにより、ＮＰＮトランジスタ１２０５．１２
０６がオンのときは、ＰＭＯＳ１２０７．１２０８のイ
ンピーダンスを高くして振幅を充分確保し、逆にＮＰＮ
トランジスタ１２０５．１２０６がオフのときはＰＭＯ
Ｓ１２０７，１２０８のインピーダンスを低くして、立
ち上がり速度を速くするようにしている。したがって、
スイッチング回路の電流が小さいときでも振幅を充分確
保でき、逆に電流が大きくて周波数が高くなっても出力
の立ち上がりが速く充分動作できるため、発振周波数の
範囲を広くとれることになる。

第１３図にレベル変換回路１０ｏ３の一実施例を示す。

図示のように．ＰＭＯＳ１３０１，１３０２，１３０４
，１３０６．１３０Ｂ，１３０９，１３１２，１３１３
，ＮＭＯＳ１３０３，１３０５，１３０７，１３１０，
１３１１，１３１４．１３１５を含んで構成されている
。ＭＯＳ１３０１〜１３０７から成る回路は、前段の電
流制御発振器１００２の差動出力ＶＥを入力とするＭＯ
８１３０１〜１３０３の回路出力で，ＭＯＳ１３０４と
１３０５，ＭＯＳ１３０６と１３０７からなるレシオ型
インバータ回路のバイアス電流源であるＭＯＳ１３０５
とＭＯＳ１３０７（７）ゲートを制御しているため，レ
シオ型インバータ回路の論理しきい値を差動のＶＥの中
心にすることができ、これによりＶεの振幅を確実に増
幅する．ＭＯＳ１３０８〜１３１１とＭＯ３１３１２〜
１３１５からなる回路はＣＭＯＳのカレントミラーによ
るプッシュプル型のインバータ回路で，差動の信号をシ
ングルエンドの両振幅に増幅する．また、ＭＯ８１３０
８〜１３１１とＭＯ８１３１２〜１３１５からなる回路
は、入力の接続を逆にすることにより，差動の全振幅出
力ＶＦ（ＣＰＯ）を実現している。すなわち，レベル変
換回路１００３は２段増幅により，電流制御発振器１０
０２の低電圧差動出力ＶＥを論理ゲート回路が動作でき
る両振幅の差動出力ＶＦまでレベル変換するようになっ
ている。

第１４図に分周器１４の一実施例を示す。クロックドイ
ンバータゲート回路１４０４，１４０６，１４０７，１
４０９とインバータゲート回路１４０５，１４０８によ
る帰還型ラッチ回路１４０１，？４０２を有してなり，
これらをレベル変換回路の差動出力ＶＦで逆相に制御し
、インバータゲート回路１４ｏ３を介して負帰還するこ
とにより、ＶＦの周波数を１／２に分周し，同期クロッ
ク信号Ｃｐとして出力するようになっている。

第１５図に補償回路１５の一実施例を示す。分周器１５
０１はタイミング信号ＳＴの周波数ｆｔを１７２に分周
した出力信号ａｉを出力する。この信号ａ■はＰＭＯＳ
１５０３とＮＭＯＳ１５０４のゲートに入力され、これ
により容量１５０５の充放電を制御するようになってお
り、これら【こよって積分回路が構成されている。この
容量１５０５の電位ａ２はコンパレータ１５０１の十入
力端に入力されている。このコンパレータ１５０１の一
人力端には、電流源１５０６とダイオード１５０７〜１
５ｏ９の直列回路からなるバイアス回路から、３ＸＶＢ
Ｅ！の電位ａ３が入力されている。そして、コンパレー
タ１５０１は入力される電位ａ２とａ３を比較し、両振
幅の出力信号ａ４を出力するようになっている。この信
号ａ４はＰＭＯ　Ｓ１５１２とＮＭＯＳ１５１３のゲー
トに入力されている。これらのスイッチ素子は電流源１
５１１と１５１４に直列接続され、これらによってチャ
ージポンプ回路が形成されている。このチャージポンプ
回路の出力信号ａ，は容量１５１５に印加され、これに
よって容量１５１５の充放電を制御するようになってい
る。また、ａ５は抵抗１５１６と容量１５１７からなる
ローパスフィルタ回路に入力されており，これによって
容量１５１５の電位が平滑される。ローパスフィルタ回
路の出力電圧ａＧはＮＭＯＳ１５１８のゲートに入力さ
れている。このＮＭＯＳ１５１８はＰＭＯＳ１５０２と
１５１９と１５２０からなるカレントミラー回路のＰＭ
Ｏ゜８１５１９に接続されている。このカレントミラー
回路は、信号ａＧに応じてＮＭＯ８１５１８に流れる電
流工．と、ＰＭＯＳ　１　５　２０に流れる補償回路１
５の出力電流ＩＣと、容量１５０５の充電電流工．を比
例させるようになっている。

第１６図に、補償回路１５の動作に係る各部電位のタイ
ミングチャートを示す。なお、同図において、タイミン
グ信号ａ１とａ４は論理レベルを示す。ここで、ＰＭＯ
Ｓ１５０２に流れる電流をｒｓｔ電流源１５１１と１５
１４が流す電流をそれぞれ工，とＩ，，　ＰＭＯＳ　１
　５　１　９と１５１８に流れる電流をＩｌ１容量１５
ｏ５と１５１５の容量をそれぞれＣエとＣ２，タイミン
グ信号ＳＴの周波数をｆｒとすると、その周期ｔ０は次
式で表わせここで、信号ａ１はタイミング信号Ｓｔを分
周器′１５０１で１／２に分周した出力だから、デュー
ティ５０％の信号であり，「Ｈ」と「Ｌ」の期間は共に
ｔ。である。一方、信号ａ２の電位は，ａ１が「Ｌ」の
とき容量１５０５をＰＭＯＳ１５０２がＰＭＯＳ１５０
３を介して が「Ｈ」のときはＮＭＯＳ１５０４が容量１５０５を急
速に接地レベルまで放電する。信号ａ４はａ２と８３の
電位をコンパレータ１５１ｏが比較し、ａ２がａ，より
高いときは「Ｌ」となり、ａ２がａ，より低いときは「
Ｈ」となる。ここでａ，の３ＶＢＨのため、ａ４が「Ｈ
」となるのは、ａ，がの電位まで達してから、ａ１が［
Ｈ』となって容量１５０５の放電を開始するまでの時間
である。

そこで、ａＬがｒｌＪのとき、ａ１が上昇して３・ＶＢ
Ｈの電位に達するまでの時間をｔエとすれば、ａ４がｒ
Ｈ』となる時間は次式になる。

ｊ，＝ｔ，−ｔ，　　　　　　　　　　・・・（１１）
ｔ０は次式で表わせる。

また、ａ４が「Ｌ」となる時間をｔ，とすると、次式が
成り立つ。

１，＝１０＋１１　　　　　　　　　　・・・（１３）
（１０）〜（１３）式より、ｔ２とｔ，は次式により表
わされる。

すなわち、■，が大きくなるとｔ２は大きくなるととも
にｔ３は小さくなり，逆に工．が小さくなるとｔ２は小
さく、ｔ，は大きくなる。

また、ａ，の電位はＰＭＯＳ１５１２とＮＭ○Ｓ１５１
３を含んでなるチャージポンプ回路を制御するａ４によ
り定まる。すなわち，ａ４が「Ｌ」のときは，容量Ｃ２
１５１５を電流源１５１１が傾きで上昇する。一方，ａ
４が「Ｈ」のときは，容量Ｃ，１５１５を電流源１５１
４がＮＭＯＳＩ降する。

また、ａ６はａＳの電位を抵抗１５１６と容量１５１７
のローパスフィルタ回路で平滑した電位である。したが
って容量Ｃ：２１５１５の充放電で，充電されると電荷
が放電する電荷より多ければ、ａ６の電位は上昇し、逆
に少なければａ，の電位は下降するものとなる。ここで
、Ｃ．１５１５の充放電サイクルにおける充電電荷Ｑｐ
と放電電荷Ｑｏは次式で表わせる． 上記の（１４）〜（１６）式より、ＱｐとＱｏは次式で
表わせる。

すなわち−　■，が大きくなると、Ｑｐは小さく、Ｑｏ
は大きくなるため、ａ，の電位を下降する方向に動作す
る。逆に工，が小さくなると、Ｑｐは大きく、Ｑｏは小
さくなるため，ａ６の電位を上昇させる方向に動作する
。

一方、ａ６の電位は、ＮＭＯＳ１５１８のバイアス電圧
であるから、ａｌｉの電位が上昇すれば工．が増加し、
ａ６の電位が下降すれば工．が減少する。

ＰＭＯＳ　ｌ　５　１　９および１５ｏ２はカレントミ
ラーとなっているので，工，とＩｃ，Ｉｇは比例関係に
あり，次式で表わせる。

ＩＣ＝ｎ５・　工。　　　　　　　　　−（１ｇ）Ｉｓ
＝　ｎ，ｊ　　！，　　　　　　　　　　−　　（１９
）したがって、ａ６の電位が上昇すればＩＳは増加し、
ａＧの電位が下降すればＩｓは減少する。すなわち、本
実施例は負帰還ループを構成しており、ａ６の電位が高
い場合、工．が大き＜，Ｉｓも大きい。

Ｉｓが大きいと、ａ２の電位上昇も早くなるため、ｔ２
が大きくなるｍ　ｔ２が大きいとａ，の放電電荷が大き
くなるため、ａ，の電位を下げるように動作する。逆に
，ａＧの電位が低い場合は、ａ．の電位を上げるように
動作する。このようにして、この負帰還ループが平衡と
なるのは、ａｓへの充放電の電荷Ｑｐ，Ｑｏが等しくな
ったときである。そこで、（１７）式でＱｐ＝Ｑｏとす
ると次式が成り立上述したように、補償回路１５は、入
力されたタイミング信号ＳＴの周波数ｆＴに比例した積
分電流を流す負帰還系を設け，その積分電流と比例した
出力電流を出力する手段を設けた構成とされており，こ
れにより、タイミング信号ＳＴの周波数ｆ丁と比例した
出力電流Ｉｃを出力する周波数・電流変換回路となって
いる。

ここで、第１０図〜第１３図に示した電圧制御発振器１
３と第１５図に示した補償回路１５との組み合わせ動作
について説明する。補償回路１５の出力電流Ｉｃと電圧
制御発振器ＶＣ○１３の発振周波数ｆｏの周波数範囲と
には、前記（９）式の関係がある。一方、タイミング信
号ＳＴの周波数ｆｔと出力電流Ｉｃとｎは、前述（２１
）式の関係があるため．ｆＯとｆｔには次式が成り立つ
。

（１８）〜（２０）式より，補償回路１５の出力電流Ｉ
ｃは次式となる． つまり．ＶＣＯ１３の発振周波数の範囲を、補償回路１
５を介してタイミング信号ＳＴの周波数ｆＴで決めるこ
とができる．タイミング信号の周波数ｆｔが高くなれば
ＶＣＯ１３の周波数の範囲も合わせて高くなり、逆に低
くなれば同様に低くなる。

ところで、第１図のクロック発生回路２ｏでは、タイミ
ング信号の周波数ｆＴと同期クロック信号の周波数ＥＣ
とが等しくなるように制御しており、同期クロック信号
の周波数ｆｃはＶＣＯ１３の発振周波数ｆｏを分周器１
４で分周した周波数となるため、ＶＣＯ１３の発振周波
数の周波数範囲はタイミング信号の周波数ｆｔを分周す
る量の逆数倍した周波数を含む必要がある。そこで、分
周器となるように各回路定数を設定すれば、（２２）式
は次式に変換される。

したがって，発振周波数ｆｏの周波数範囲は、タた周波
数Ｎ−ｆＴを必ず含むため、動作できなくなることはな
く、広い周波数範囲をもつクロック発生回路を実現でき
る。タイミング信号の周波数ｆｔの変動に対応させるこ
とができる。

また、本実施例では，ＶＣＯ１３のタイミング容量Ｃｏ
と、補償回路１５の積分回路の容量Ｃエとを同じ構造と
すれば，半導体集積回路を製造するときの容量バラツキ
を同じにすることができる。

この結果，Ｃ６とＣ１の比で決まる（２３）式のＮの値
を、容一量のバラツキに拘らず一定とすることができ、
Ｎを正確に設定することが可能である。

第１７図に、第１２図に示した電流制御発振器１００２
の発振周波数ｆｏの決定に係る容量１２０４の一実施例
の構造を示す．容量１７ｏ１と１７０２は同一構造で同
一容量値で、端子ｂ。＋　ｂｘを逆にして並列接続され
ている。すなわち、ＬＳＩチップ上で容量を実現する場
合、容量の二端子間以外にも寄生容量がある。この寄生
容量は、ｂ，，ｂ，の端子に対して、異なる大きさであ
るため，容量を接続する場合、端子依存性が生じる。

電流制御発振器１００２を考えた場合、容量１２０４の
二端子で寄生容量が異なると，ＮＭＯＳＩ２０２と１２
０３で同じ電流を引き抜いても、寄生容量に流れる電流
が違うため、回路の動作電流が異なってしまう。その結
果トランジスタ１２０５．１２０６のスイッチング周期
が変化し、デューティ５０％の発振出力が得られない。

そこで、上述のように、同一構造で同一容量値の二つの
容量を並列接続して用いているため、各容量の二端子間
の寄生容量が異なっていても、全体の寄生容量は等しく
なり、端子依存性がなくなるという効果がある。これを
タイミング容量として用いたエミッタ結合型マルチバイ
ブレータでは、デューティ５０％の発振出力を得られる
という効果がある．第１８図は、第１７図に示した容量
１７０１又は１７０２をＬＳＩチップ上に形成した具体
的構造を示すものである。同図（ａ）はチップ上の平面
図、同図（ｂ）は（ａ）図のｍＢ−Ｂにおける断面図で
ある。それらの図に示すように、基板１８０１の上に絶
縁膜１８ｏ２を介して第１層ポリ？リコン膜１８０３が
配置され、その上に間隔をおいて第２層ポリシリコン膜
１８０４が配置され、さらにその上に第１層アルミ膜１
８０５が層状に配置された構造となっている。そして、
第１層ポリシリコン膜と第１層アルミ膜はコンタクトホ
ール１８０６で接続されている．そして、端子ｂａｔｂ
１間の静電容量は、第１９図の等価回路に示すように、
第１層ポリシリコン膜１８ｏ３と第２層ポリシリコン膜
１８０４間の容量Ｃ１■と、第２Ｍポリシリうン膜１８
０４と第１層アルミ膜１８０５間の容量Ｃｉ８との並列
容量とされている。なお，端子における寄生容量Ｃエ，
は第１層ポリシリコン膜１８０４と基板１８０１間にの
み形成される。

すなわち、第１８図の実施例は、第１〜第３の導体膜を
層状に重ね合わせて静電容量を形成した構造としている
ことから、チップ面積を増大させることなく、かつ寄生
容量を大きくすることなく、静電容量を大きくすること
が可能であるという効果がある。

〔発明の効果〕

以上説明したように、本発明によれば、補償手段により
．ＰＬＬにおける電圧制御発振手段の発振周波数の範囲
を、外部から与えられるタイミング信号の周波数に応じ
て変化させるようにしていることから、タイミング信号
の周波数が大きく変化しても、電圧制御発振手段の出力
である同期クロック信号をタイミング信号に確実に同期
化させることができる。

これにより、複数の関連する情報処理装置間のデータ転
送を含むデータ処理に係る動作を、確実に同期させるこ
とが可能になる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のクロック発生回路、第
２図は従来例のクロック発生回路、第３図は第１図実施
例を用いた半導体集積回路装置、第４図は本発明の第２
の実施例であるクロック発生回路、第５図は第２図実施
例を用いた半導体集積回路装置、第６図は本発明のクロ
ック発生回路を用いた情報処理装置．第７図は位相比較
器１１の一実施例の構成図、第８図は第７図位相比較器
の動作説明用のタイムチャート、第９図はローパスフィ
ルタ回路１２の一実施例図、第１０図は電圧制御発振器
１３の一実施例の全体構成図、第１１図〜第１３図は第
１０図の電圧制御発振器の各部の詳細説明図、第１４図
は分周器１４の一実施例構成図、第１５図は補償回路１
５の一実施例構成図、第１６図は第１５図の補償回路の
動作を説明するためのタイムチャート、第１７図は発振
周波数決定に係る容量の一実施例構成図、第１８図（ａ
），−（ｂ）は第１７図実施例容量の半導体チップ上の
構成を示す一実施例図、第１９図は第１８図の容量の等
価回路図である。 １１・・・位相比較器、 １２・・・ローパスフィルタ回路、 １３・・・電圧制御発振器、１４・・・分周器、１５・
・・補償回路、２１・・・クロック分配回路、２２．２
５・・・クロック回路、 ４ｏ・・・タイミング信号発生器、 １０１・・・ローカルバス、１０２・・・システムバス
、３１０，３２０，３３０・・・ＬＳＩチップ、３１１
〜３１５，３２１，３２２，３３１・・・論理回路ブロ
ック、 ９０１・・・チャージポンプ回路、 ９１７・・・ループフィルタ、 １００１・・・電圧・電流変換回路、 １００２・・・電流制御発振器、 １００３・・・レベル変換回路、１８０１・・・基板、
１８０３・・・第１層ポリシリコン膜、１８０４・・・
第２層ポリシリコン膜、１８０５・・・第１層アルミ膜
、 １８０６・・・コンタクトホール。

Claims (1)

1. 【特許請求の範囲】 １、２つの入力信号の位相差に応じた信号を出力する位
   相比較手段と、該位相比較手段の出力信号に応じた周波
   数の信号を発生する電圧制御発振手段とを有し、該発振
   手段の出力信号に基づいたクロック信号を出力するとと
   もに、該クロック信号と外部から与えられるタイミング
   信号とを前記位相比較手段に入力してなるクロック発生
   装置において、前記タイミング信号を入力とし、該タイ
   ミング信号の周波数の変化に応じて前記電圧制御発振手
   段の発振周波数の範囲を変化させる補償手段を設けたこ
   とを特徴とするクロック発生装置。 ２、２つの信号の位相差に応じた信号を出力する位相比
   較手段と、該位相比較手段の出力信号に応じた周波数の
   信号を発生する電圧制御発振手段と、該発振手段の出力
   信号に基づいたクロック信号を複数のクロック信号に変
   換して分配する分配手段とを有し、該分配手段から出力
   されるクロック信号と外部から与えられるタイミング信
   号とを前記位相比較手段に入力してなるクロック発生装
   置。 ３、２つの入力信号の位相差に応じた信号を出力する位
   相比較手段と、該位相比較手段の出力信号に応じた周波
   数の信号を発生する電圧制御発振手段と、該発振手段の
   出力信号に基づいたクロック信号を複数のクロック信号
   に変換して分配する分配手段と、前記タイミング信号を
   入力とし、該タイミング信号の周波数の変化に応じて前
   記電圧制御発振手段の発振周波数の範囲を変化させる補
   償手段とを有し、前記分配手段から出力されるクロック
   信号と外部から与えられるタイミング信号とを前記位相
   比較手段に入力してなるクロック発生装置。 ４、前記補償手段が、前記タイミング信号によりセット
   ・リセットされる積分回路を有し、該積分回路に流れる
   積分電流に比例した電流を出力信号とする周波数・電流
   変換手段を有し、前記電圧制御発振手段が、電圧・電流
   変換手段と電流制御発振手段を含んで形成され、該電圧
   ・電流変換手段は入力信号に応じて変化する電流信号を
   出力する手段と、該出力電流信号の変化幅の中心レベル
   を前記補償手段から入力される出力信号に応じて変化さ
   せる手段とを有し、前記電流制御発振手段は前記電圧・
   電流変換手段から入力される電流信号に応じた周波数の
   信号を発振する手段を有してなることを特徴とする請求
   項１、３いずれかに記載のクロック発生装置。 ５、前記電流制御発振手段が、静電容量の充放電時間に
   よって発振周波数が定まるマルチバイブレータと、該静
   電容量の充放電電流を前記電圧電流変換手段の出力電流
   信号に応じて制御する手段とを含んでなることを特徴と
   する請求項４記載のクロック発生装置。 ６、前記マルチバイブレータが、バイポーラトランジス
   タからなるスイッチング素子のコレクタにＭＯＳからな
   る負荷素子を接続したスイッチング回路を２組有し、該
   各スイッチング回路の入出力端をレベルシフト回路を介
   して交差接続するとともに、前記スイッチング素子のエ
   ミッタを静電容量で結合して構成されたエミッタ結合型
   のマルチバイブレータであることを特徴とする請求項５
   記載のクロック発生装置。 ７、前記マルチバイブレータのスイッチング回路が、前
   記スイッチング素子がオンのとき前記負荷素子のインピ
   ーダンスが大きくされ、前記スイッチング素子がオフの
   とき前記負荷素子のインピーダンスが小さくなる構成と
   されたことを特徴とする請求項６記載のクロック発生装
   置。 ８、前記マルチバイブレータが半導体装置に組み込まれ
   てなり、前記マルチバイブレータを形成する静電容量が
   、当該半導体装置内に形成された同一構造かつ同一容量
   の２つの静電容量を、対応する端子を互いに逆並列に接
   続してなるものとしたことを特徴とする請求項５、６、
   ７いずれかに記載のクロック発生装置。 ９、前記２つの静電容量が、誘電体を介して積層された
   第１と第２と第３の導体から形成され、第１と第３の導
   体を共通接続して並列接続したことを特徴とする請求項
   ８記載のクロック発生装置。 １０、前記電圧制御発振手段と前記補償手段が同一の半
   導体装置に一体的に組み込まれてなり、前記マルチバイ
   ブレータを形成する静電容量と前記補償手段の積分回路
   を形成する静電容量とが、同一構造に形成されたことを
   特徴とする請求項５、６いずれかに記載のクロック発生
   装置。 １１、前記周波数・電流変換手段が、前記タイミング信
   号によりセット・リセットされる積分回路と、該積分回
   路の出力電圧と所定の基準電圧を比較するコンパレータ
   と、該コンパレータの出力信号により駆動されるチャー
   ジポンプ回路と、該チャージポンプ回路により充放電さ
   れる静電容量と、該静電容量の端子電圧を平滑して出力
   するローパスフィルタと、該ローパスフィルタの出力電
   圧を電流信号に変換する電圧・電流変換回路と、該変換
   された電流信号のレベルに応じて前記積分回路の積分電
   流を制御する積分電流制御回路と、前記変換された電流
   信号のレベルに応じた電流信号を出力する出力回路とを
   有してなる請求項４、５、６いずれかに記載のクロック
   発生装置。 １２、複数の情報処理装置がバスを介して接続され、各
   情報処理装置は共通に与えられるタイミング信号に同期
   したクロック信号を発生する手段を有し、該クロック信
   号に基づいて他の情報処理装置間とのデータ転送を含む
   処理を同期させて実行する構成の情報処理システムにお
   いて、前記各情報処理装置に設けられるクロック信号発
   生手段が、２つの信号の位相差に応じた信号を出力する
   位相比較手段と、該位相比較手段の出力信号に応じた周
   波数の信号を発生する電圧制御発振手段と、前記タイミ
   ング信号を入力とし、該タイミング信号の周波数の変化
   に応じて前記電圧制御発振手段の発振周波数の範囲を変
   化させる補償手段とを有し、前記電圧制御発振手段から
   出力されるクロック信号と外部から与えられるタイミン
   グ信号とを前記位相比較手段に入力してなるものである
   ことを特徴とする情報処理システム。 １３、複数の情報処理装置がバスを介して接続され、各
   情報処理装置は共通に与えられるタイミング信号に同期
   したクロック信号を発生する手段を有し、該クロック信
   号に基づいて他の情報処理装置間とのデータ転送を含む
   処理を同期させて実行する構成の情報処理システムにお
   いて、前記各情報処理装置に設けられるクロック信号発
   生手段が、２つの信号の位相差に応じた信号を出力する
   位相比較手段と、該位相比較手段の出力信号に応じた周
   波数の信号を発生する電圧制御発振手段と、該発振手段
   の出力信号に基づいたクロック信号に変換して分配する
   分配手段と、前記タイミング信号を入力とし、該タイミ
   ング信号の周波数の変化に応じて前記電圧制御発振手段
   の発振周波数の範囲を変化させる補償手段とを有し、前
   記分配手段から出力されるクロック信号と外部から与え
   られるタイミング信号とを前記位相比較手段に入力して
   なるものであることを特徴とする情報処理システム。 １４、電流源と、該電流源の電流を２つの端子へ流す２
   つの電流スイッチと、を有し、該２つの電流スイッチを
   差動で動作させ、該２つの端子の一方を出力としたこと
   を特徴とするチャージポンプ回路。 １５、バイポーラトランジスタからなるスイッチング素
   子のコレクタにＭＯＳからなる負荷素子を接続したスイ
   ッチング回路を２組有し、該各スイッチング回路の入出
   力端をレベルシフト回路を介して交差接続するとともに
   、前記スイッチング素子のエミッタを静電容量で結合し
   てなるエミッタ結合型のマルチバイブレータ。 １６、前記スイッチング素子がオンのとき前記負荷素子
   のインピーダンスが大きくされ、前記スイッチング素子
   がオフのとき前記負荷素子のインピーダンスが小さくな
   る構成とされたことを特徴とする請求項１５記載のエミ
   ッタ結合型のマルチバイブレータ。 １７、前記マルチバイブレータが半導体装置に組み込ま
   れてなり、前記マルチバイブレータを形成する静電容量
   が、当該半導体装置内に形成された同一構造かつ同一容
   量の２つの静電容量を、対応する端子を互いに逆並列に
   接続してなるものとしたことを特徴とする請求項１６記
   載のエミッタ結合型のマルチバイブレータ、。 １８、前記２つの静電容量が、誘電体を介して積層され
   た第１と第２と第３の導電体から形成され、第１と第３
   の導電体を共通接続して並列接続したことを特徴とする
   請求項１７記載のエミッタ結合型マルチバイブレータ。 １９、入力信号のレベルによりセット・リセットされる
   積分回路と、基準電圧を出力するバイアス回路と、前記
   積分回路の出力電圧と前記バイアス電圧とを比較するコ
   ンパレータ回路と、該コンパレータ回路の出力信号によ
   り駆動されるチャージポンプ回路と、該チャージポンプ
   回路により充放電される静電容量と、該静電容量の端子
   電圧を平滑して出力するローパスフィルタ回路と、該ロ
   ーパスフィルタ回路の出力電圧を電流に変換する電圧・
   電流変換手段と、該電圧・電流変換手段の出力電流で前
   記積分回路の積分電流を制御する積分電流制御手段と、
   を有し、前記変換された電流信号のレベルに応じた電流
   信号を出力するようにしてなることを特徴とする周波数
   −電流変換回路。