JPH0223094B2 - - Google Patents
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- JPH0223094B2 JPH0223094B2 JP58192639A JP19263983A JPH0223094B2 JP H0223094 B2 JPH0223094 B2 JP H0223094B2 JP 58192639 A JP58192639 A JP 58192639A JP 19263983 A JP19263983 A JP 19263983A JP H0223094 B2 JPH0223094 B2 JP H0223094B2
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- balanced
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/0038—Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller (comparing pulses or pulse trains according to amplitude)
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
発明の背景
発明の分野
本発明は、高速度電荷平衡式比較器に係り、特
に実質上、短い応答時間をもたせることによつ
て、比較器の動作速度を著しく改善した改良形電
荷平衡式比較器に関する。
に実質上、短い応答時間をもたせることによつ
て、比較器の動作速度を著しく改善した改良形電
荷平衡式比較器に関する。
従来技術の説明
電荷平衡式比較器は、数年前から知られ使用さ
れてきた。電荷平衡式比較器は、２個以上の電源
からその入力節点に加えられる正味電荷が、入力
電荷平衡用節点で、正又は負の電圧振れを生じる
という原理に基づいて動作する。比較器の出力の
状態は、この節点における電圧変化の極性によつ
て定まる。比較器は、この節点における電圧の絶
対値には応答しない。適当な時間に、出力節点は
正方向か負方向かどちらの方向に振れたかを知る
ために問合せを受けて、この情報が、別の場所に
記憶される。
れてきた。電荷平衡式比較器は、２個以上の電源
からその入力節点に加えられる正味電荷が、入力
電荷平衡用節点で、正又は負の電圧振れを生じる
という原理に基づいて動作する。比較器の出力の
状態は、この節点における電圧変化の極性によつ
て定まる。比較器は、この節点における電圧の絶
対値には応答しない。適当な時間に、出力節点は
正方向か負方向かどちらの方向に振れたかを知る
ために問合せを受けて、この情報が、別の場所に
記憶される。
この型の比較器は、MOS半導体又はCMOS半
導体の集積回路技術を使用する逐次近似アナロ
グ・デイジタル（Ａ／Ｄ）変換器において広く知
られつつある（その使用はこれらの応用に限定さ
れるものではないが）。どのようなアナログ・デ
イジタル変換器でも、その主要目標の一つは、通
常、変換を行うための時間を最小にすることであ
り、また大低の変換器は、それら比較器の速度に
よつて、高速度動作が最終的に制限を受ける。
導体の集積回路技術を使用する逐次近似アナロ
グ・デイジタル（Ａ／Ｄ）変換器において広く知
られつつある（その使用はこれらの応用に限定さ
れるものではないが）。どのようなアナログ・デ
イジタル変換器でも、その主要目標の一つは、通
常、変換を行うための時間を最小にすることであ
り、また大低の変換器は、それら比較器の速度に
よつて、高速度動作が最終的に制限を受ける。
従来の比較器の設計は、入力電荷平衡用節点の
落着き時間（settling time）によつて応答速度
が制限されていた。入力電荷平衡用節点における
最初の正しくない電圧が、比較器の出力をその内
部節点とともに著しく混乱させるので、入力電荷
平衡用節点が最終的に正しい値に落着いたとき、
比較器ははじめて内部節点電圧を修正しなければ
ならず、その出力がでるのに長い全応答時間がか
かる。
落着き時間（settling time）によつて応答速度
が制限されていた。入力電荷平衡用節点における
最初の正しくない電圧が、比較器の出力をその内
部節点とともに著しく混乱させるので、入力電荷
平衡用節点が最終的に正しい値に落着いたとき、
比較器ははじめて内部節点電圧を修正しなければ
ならず、その出力がでるのに長い全応答時間がか
かる。
この問題は、第１図及び第２図を参照すればよ
く理解できる。第１図は、全体を符号１０で示し
た代表的比較器の略図であり、また第２図は、比
較器１０の動作を理解するのに有用である一連の
波形を時間の関数として示したものである。以下
の説明では、比較器１０は、利得素子として演算
増幅器１１を利用するものとする。しかしなが
ら、実際的には、速度の制限のために、他の装置
がほとんど常に使用される。スイツチS1……SN
はそれぞれコンデンサC1……CNを介して電圧V1
……VNを演算増幅器１１の入力節点Ａに印加す
る。同様にスイツチS11……SNNがそれぞれコンデ
ンサC1……CNを介して電圧V11……VNNを入力節
点Ａに印加する。自動ゼロスイツチSAZは増幅器
１１の反転入力をその出力に接続する。スイツチ
S1……SN及びSAZは、第２図の波形１２に示すよ
うなタイミング信号によつて制御され、またスイ
ツチS11……SNNは第２図の波形１３で示すような
タイミング信号によつて制御される。第２図に示
した波形１４は、演算増幅器１１の理論的出力電
圧VOUTを示す。
く理解できる。第１図は、全体を符号１０で示し
た代表的比較器の略図であり、また第２図は、比
較器１０の動作を理解するのに有用である一連の
波形を時間の関数として示したものである。以下
の説明では、比較器１０は、利得素子として演算
増幅器１１を利用するものとする。しかしなが
ら、実際的には、速度の制限のために、他の装置
がほとんど常に使用される。スイツチS1……SN
はそれぞれコンデンサC1……CNを介して電圧V1
……VNを演算増幅器１１の入力節点Ａに印加す
る。同様にスイツチS11……SNNがそれぞれコンデ
ンサC1……CNを介して電圧V11……VNNを入力節
点Ａに印加する。自動ゼロスイツチSAZは増幅器
１１の反転入力をその出力に接続する。スイツチ
S1……SN及びSAZは、第２図の波形１２に示すよ
うなタイミング信号によつて制御され、またスイ
ツチS11……SNNは第２図の波形１３で示すような
タイミング信号によつて制御される。第２図に示
した波形１４は、演算増幅器１１の理論的出力電
圧VOUTを示す。
自動ゼロ段階中は、スイツチS1……SN及びSAZ
は閉鎖され、またスイツチS11……SNNは解放され
る。この段階中は、スイツチSAZが増幅器１１の
反転入力をその出力に接続するので、増幅器１１
は利得１の状態となる。増幅器１１が完全なとき
は、電圧VOUTは接地電位となる。しかしながら、
実際的には、入力オフセツト電圧のような有限の
誤差によつてVOUTは接地電位から数ミリボルト
迄の差を生じる。説明を簡単にするために、演算
増幅器１１は誤差がなく、また２組の対の入力電
圧、V1とV11及びV2とV22だけ（Ｎ＝２及びNN
＝22）を比較するものと仮定する。自動ゼロ段階
中、コンデンサC1及びC2は、それぞれ電圧V1及
びV2に帯電される。
は閉鎖され、またスイツチS11……SNNは解放され
る。この段階中は、スイツチSAZが増幅器１１の
反転入力をその出力に接続するので、増幅器１１
は利得１の状態となる。増幅器１１が完全なとき
は、電圧VOUTは接地電位となる。しかしながら、
実際的には、入力オフセツト電圧のような有限の
誤差によつてVOUTは接地電位から数ミリボルト
迄の差を生じる。説明を簡単にするために、演算
増幅器１１は誤差がなく、また２組の対の入力電
圧、V1とV11及びV2とV22だけ（Ｎ＝２及びNN
＝22）を比較するものと仮定する。自動ゼロ段階
中、コンデンサC1及びC2は、それぞれ電圧V1及
びV2に帯電される。
比較段階中に、スイツチSAZ、S1及びS2は解放
となり、スイツチS11及びV22は閉鎖となる。増幅
器１１への入力節点Ａにおける電圧VAは最終的
に次の電圧VAとなる。
となり、スイツチS11及びV22は閉鎖となる。増幅
器１１への入力節点Ａにおける電圧VAは最終的
に次の電圧VAとなる。
VA＝C1（V11−V1）＋C2（V22−V2）／（C1＋C2） (1)
VAはC1及びC2の大きさ、ならびに（V11−V1）
及び（V22−V2）の大きさ及び極性に従つて、正
又は負の実数値となることがわかる。
及び（V22−V2）の大きさ及び極性に従つて、正
又は負の実数値となることがわかる。
出力電圧VOUTは、ある一定の時間後に、新し
いVAの値に応答する。例えば、自動ゼロ
（autozero）段階中の値に比べて、負方向に振れ
た値にVAがなるときは、VOUTは第２図の波形１
４に示したような正方向の値だけ振れる。この段
階の最後に、VOUTは検出されて別の場所（コン
デンサ又はラツチ）に記憶されて、サイクルが繰
返される。各完全なサイクルは、アナログ・デイ
ジタル変換時間として定義されるが、この時間
は、できる限り短いことが通常望ましい。
いVAの値に応答する。例えば、自動ゼロ
（autozero）段階中の値に比べて、負方向に振れ
た値にVAがなるときは、VOUTは第２図の波形１
４に示したような正方向の値だけ振れる。この段
階の最後に、VOUTは検出されて別の場所（コン
デンサ又はラツチ）に記憶されて、サイクルが繰
返される。各完全なサイクルは、アナログ・デイ
ジタル変換時間として定義されるが、この時間
は、できる限り短いことが通常望ましい。
第１図に示した機械的スイツチを有限の直列抵
抗値をもつMOSスイツチ又は同等なスイツチで
置換し、また方程式(1)の分子の２つの項の値が互
いに極めてわずかな値だけ異なるとき、すなわ
ち、 1.005＞C1（V11−V1）／C2（V22−V2）＞0.995 のとき、比較器１０の使用上問題を生じる。この
問題としては、比較サイクルの最初に節点Ａにお
ける電圧VAが初期に不正確な高い値となつて現
われる。電圧VAは最終的にはその正しい値に落
着くが、この初期電圧によつて利得素子（第１図
の演算増幅器１１）は、その出力電圧及び内部節
点電圧を正しくない値に振らせるために、入力電
圧VAがその正しい値に近い値の最終極性に落着
くとき、利得素子は、入力電圧のこの初期過渡現
象が発生しなかつた場合に比較して、その出力電
圧VOUT及びその内部節点電圧を修正するのにか
なり長時間を必要とする。
抗値をもつMOSスイツチ又は同等なスイツチで
置換し、また方程式(1)の分子の２つの項の値が互
いに極めてわずかな値だけ異なるとき、すなわ
ち、 1.005＞C1（V11−V1）／C2（V22−V2）＞0.995 のとき、比較器１０の使用上問題を生じる。この
問題としては、比較サイクルの最初に節点Ａにお
ける電圧VAが初期に不正確な高い値となつて現
われる。電圧VAは最終的にはその正しい値に落
着くが、この初期電圧によつて利得素子（第１図
の演算増幅器１１）は、その出力電圧及び内部節
点電圧を正しくない値に振らせるために、入力電
圧VAがその正しい値に近い値の最終極性に落着
くとき、利得素子は、入力電圧のこの初期過渡現
象が発生しなかつた場合に比較して、その出力電
圧VOUT及びその内部節点電圧を修正するのにか
なり長時間を必要とする。
この初期過渡現象を実際について説明するため
に、第３図では、比較器１０の入力側を変形し
て、スイツチS11及びS22を取除いて、その代りに
単一の切換スイツチS1及びS2とそれぞれに直列接
続の抵抗R1及びR2とを代用した。そのほか、簡
単なために、スイツチSAZは自動ゼロ段階中は、
節点Ａを接地するように示してある。切換スイツ
チS1及びS2は、また、自動ゼロ段階中、コンデン
サC1及びC2をそれぞれ電圧V1及びV2に接続す
る。
に、第３図では、比較器１０の入力側を変形し
て、スイツチS11及びS22を取除いて、その代りに
単一の切換スイツチS1及びS2とそれぞれに直列接
続の抵抗R1及びR2とを代用した。そのほか、簡
単なために、スイツチSAZは自動ゼロ段階中は、
節点Ａを接地するように示してある。切換スイツ
チS1及びS2は、また、自動ゼロ段階中、コンデン
サC1及びC2をそれぞれ電圧V1及びV2に接続す
る。
比較段階の最初から節点Ａにおける電圧は、次
の方程式で表わされる。
の方程式で表わされる。
VA＝VA（最終）
＋〔VA（初期）−VA（最終）〕e-A/t (2)
こゝに ｔ＝時間、
Ａ＝（R1＋R2）C1C2／（C1＋C2） (3)
VA（初期）
＝R2（V11−V1）＋R1（V22−V2）／（R1＋R2）(4
) 及びVA（最終） ＝C1（V11−V1）＋C2（V22−V2）／（C1＋C2） (1) VAの初期値は、入力の差電圧（V11−V1）と
（V22−V2）及び等価抵抗R1とR2によつてのみ定
まり、VAの最終値は、上述と同じ差電圧及びコ
ンデンサC1とC2によつてのみ定まり、またVA（初
期）からVA（最終）に変化するVAに対する時定
数は、２個の直列抵抗R1とR2と２個の直列コン
デンサC1とC2との等価RC積によつてのみ定まる
ことに注意を要する。
) 及びVA（最終） ＝C1（V11−V1）＋C2（V22−V2）／（C1＋C2） (1) VAの初期値は、入力の差電圧（V11−V1）と
（V22−V2）及び等価抵抗R1とR2によつてのみ定
まり、VAの最終値は、上述と同じ差電圧及びコ
ンデンサC1とC2によつてのみ定まり、またVA（初
期）からVA（最終）に変化するVAに対する時定
数は、２個の直列抵抗R1とR2と２個の直列コン
デンサC1とC2との等価RC積によつてのみ定まる
ことに注意を要する。
この状態を説明するために８ビツトアナログ・
デイジタル変換器の実例について考えてみる。基
準電圧（V11−V1）が−2.500ボルトであり、か
つ、最大スケール入力電圧（V22−V2）から１つ
の最下位のビツトを引いた値が、（5.000−
5.000／256）ボルト、すなわち約4.980ボルトと
する。この例では、コンデンサC1は10ピコフア
ラドの値をもち、コンデンサC2は５ピコフアラ
ドの値をもち、またMOSスイツチの等価直列抵
抗R1とR2はそれぞれ2000オームとする。これら
の値を方程式(4)と(1)に代入して、 VA（初期）＝2000（−2.500）＋2000（4.980）／4000 ＝1.240ボルト VA（最終） ＝10-11（−2.500）＋５×10-12（4.980）／1.5×1
0-11 ＝−0.0067ボルト VAに対する時定数TCは次のように定義され
る。
デイジタル変換器の実例について考えてみる。基
準電圧（V11−V1）が−2.500ボルトであり、か
つ、最大スケール入力電圧（V22−V2）から１つ
の最下位のビツトを引いた値が、（5.000−
5.000／256）ボルト、すなわち約4.980ボルトと
する。この例では、コンデンサC1は10ピコフア
ラドの値をもち、コンデンサC2は５ピコフアラ
ドの値をもち、またMOSスイツチの等価直列抵
抗R1とR2はそれぞれ2000オームとする。これら
の値を方程式(4)と(1)に代入して、 VA（初期）＝2000（−2.500）＋2000（4.980）／4000 ＝1.240ボルト VA（最終） ＝10-11（−2.500）＋５×10-12（4.980）／1.5×1
0-11 ＝−0.0067ボルト VAに対する時定数TCは次のように定義され
る。
TC＝（R1＋R2）C1C2／C1＋C2 (5)
＝（2000＋2000）10-11×５×10-12／10-11＋５×1
0-12 ＝３×10-9秒 VAがおおむねその正しい値となるまでには、
４倍の時定数から５倍の時定数（約14ナノ秒）の
間の時間が必要である。
0-12 ＝３×10-9秒 VAがおおむねその正しい値となるまでには、
４倍の時定数から５倍の時定数（約14ナノ秒）の
間の時間が必要である。
この例を第４図に、時間の関数としてVAをプ
ロツトして（曲線１５）示した。VAの初期値は、
その最終値に比べて約200倍の大きさである。更
に重要なことは、初期値の極性は、最終状態とは
反対になつていることである。この例が示すよう
に、初期入力過渡電圧は、このような、大きな振
幅と極性をもつことがあるので、比較器の利得素
子に、正しくない状態で出力を発生させることが
あり、また、しばしば好ましくないことに、その
内部節点を極めて不正確な電圧値とするため、入
力電圧VAが第４図の時間t1で正しい極性となり、
その後小さな最終値となるとき、内部節点電圧及
び出力電圧は、初期にそれらの自動ゼロ値につづ
いてそれらの最終値に修正されなければならな
い。これは、比較器の出力に遅延を生じさせる。
その遅延は、入力の過渡状態が許容されないで、
入力電圧VAが時間t1の後だけ比較器の入力に接
続される場合に生ずる遅延の通常２倍から数倍で
ある。比較器の速度、すなわち応答時間は、アナ
ログ・デイジタル変換器、及び比較器を使用する
他の装置の制限的要素であるので、この種電荷平
衡式比較器に対して、入力電圧の過渡状態の影響
を除去又は軽減することが極めて望ましい。
ロツトして（曲線１５）示した。VAの初期値は、
その最終値に比べて約200倍の大きさである。更
に重要なことは、初期値の極性は、最終状態とは
反対になつていることである。この例が示すよう
に、初期入力過渡電圧は、このような、大きな振
幅と極性をもつことがあるので、比較器の利得素
子に、正しくない状態で出力を発生させることが
あり、また、しばしば好ましくないことに、その
内部節点を極めて不正確な電圧値とするため、入
力電圧VAが第４図の時間t1で正しい極性となり、
その後小さな最終値となるとき、内部節点電圧及
び出力電圧は、初期にそれらの自動ゼロ値につづ
いてそれらの最終値に修正されなければならな
い。これは、比較器の出力に遅延を生じさせる。
その遅延は、入力の過渡状態が許容されないで、
入力電圧VAが時間t1の後だけ比較器の入力に接
続される場合に生ずる遅延の通常２倍から数倍で
ある。比較器の速度、すなわち応答時間は、アナ
ログ・デイジタル変換器、及び比較器を使用する
他の装置の制限的要素であるので、この種電荷平
衡式比較器に対して、入力電圧の過渡状態の影響
を除去又は軽減することが極めて望ましい。
発明の要約
本発明に従つて、比較器の入力に負荷しないで
又は影響を与えないで、内部節点及び出力節点を
比較段階開始後入力電圧VAの極性が正しくなる
時点まで、自動ゼロ値の電圧値又はそれと極めて
近い値に、維持するという新しい型の比較器を提
供することによつて、これらの問題は解決され
る。この比較器は、第４図に示した入力過渡状態
を除去し、また内部節点電圧及び出力電圧を修正
する必要性を除去している。さらに、前述した型
の比較器の出力における遅延も除去している。そ
の結果として、アナログ・デイジタル変換器の応
答速度を著しく増大している。
又は影響を与えないで、内部節点及び出力節点を
比較段階開始後入力電圧VAの極性が正しくなる
時点まで、自動ゼロ値の電圧値又はそれと極めて
近い値に、維持するという新しい型の比較器を提
供することによつて、これらの問題は解決され
る。この比較器は、第４図に示した入力過渡状態
を除去し、また内部節点電圧及び出力電圧を修正
する必要性を除去している。さらに、前述した型
の比較器の出力における遅延も除去している。そ
の結果として、アナログ・デイジタル変換器の応
答速度を著しく増大している。
要約すると、２個又はそれより多い電圧を比較
する型の比較器において、これら電圧に応答する
１個の入力節点、複数個の内部節点と１個の出力
節点、及び交互の自動ゼロ段階と比較段階からな
る比較サイクル中入力節点に加わる電圧の順序を
定める複数個のスイツチをもつ利得段を含み、そ
の改善事項とするところは、前記利得段の内部節
点及び出力節点を、自動ゼロ段階中の電圧値に近
い電圧レベルに、かつ、比較段階開始後ある時間
まで維持するスイツチ装置を備えることである。
する型の比較器において、これら電圧に応答する
１個の入力節点、複数個の内部節点と１個の出力
節点、及び交互の自動ゼロ段階と比較段階からな
る比較サイクル中入力節点に加わる電圧の順序を
定める複数個のスイツチをもつ利得段を含み、そ
の改善事項とするところは、前記利得段の内部節
点及び出力節点を、自動ゼロ段階中の電圧値に近
い電圧レベルに、かつ、比較段階開始後ある時間
まで維持するスイツチ装置を備えることである。
目的、特徴及び利点
電荷平衡式比較器の電荷平衡用節点における入
力電圧過渡現象から生じる問題を解決するのが本
発明の目的である。比較器の利得段の内部節点及
び出力節点を、自動ゼロ段階中のそれらの電圧値
に近い電圧レベルに比較段階の開始後ある時間ま
で維持することによつて、これらの問題を解決す
るのが本発明の特徴である。本発明による一つの
利点は、著しく増大した速度をもつ比較器が得ら
れることである。他の利点は、最初の過渡的な入
力電圧の影響を除去することである。また別の利
点は、内部節点が著しく不正確な電圧となること
を防止する能力にある。
力電圧過渡現象から生じる問題を解決するのが本
発明の目的である。比較器の利得段の内部節点及
び出力節点を、自動ゼロ段階中のそれらの電圧値
に近い電圧レベルに比較段階の開始後ある時間ま
で維持することによつて、これらの問題を解決す
るのが本発明の特徴である。本発明による一つの
利点は、著しく増大した速度をもつ比較器が得ら
れることである。他の利点は、最初の過渡的な入
力電圧の影響を除去することである。また別の利
点は、内部節点が著しく不正確な電圧となること
を防止する能力にある。
本発明についてのその他の目的、特徴及びこれ
に伴う利点は、本発明に従つて作られた好適実施
例について、添付図面を参照し、以下の詳細説明
を読むならば、当業者には明かになるであろう。
添付図面中、同一又は同等な部品には、同一の参
照符号を使用した。
に伴う利点は、本発明に従つて作られた好適実施
例について、添付図面を参照し、以下の詳細説明
を読むならば、当業者には明かになるであろう。
添付図面中、同一又は同等な部品には、同一の参
照符号を使用した。
好適実施例の説明
第５図及び第６図において、本発明による新型
の電荷平衡式比較器の全体を参照符号２０で示し
た。この比較器２０は、その入力に負荷すること
も影響を与えることもなく、内部節点及び外部接
点が、それらの自動ゼロの電圧値、または、これ
に極めて近い電圧レベルに、比較段階の開始後入
力電圧VAの極性が正しいものとなるような時点
まで、維持されるものである。この遅延応答比較
器の原理は、ほとんどどのような構造の比較器に
も適用できる。しかしながらこゝに述べる特定の
例は、どのようなMOS半導体技術においても極
めて簡単に実施できる。勿論本発明の実施は
MOS技術に限定されるものではない。
の電荷平衡式比較器の全体を参照符号２０で示し
た。この比較器２０は、その入力に負荷すること
も影響を与えることもなく、内部節点及び外部接
点が、それらの自動ゼロの電圧値、または、これ
に極めて近い電圧レベルに、比較段階の開始後入
力電圧VAの極性が正しいものとなるような時点
まで、維持されるものである。この遅延応答比較
器の原理は、ほとんどどのような構造の比較器に
も適用できる。しかしながらこゝに述べる特定の
例は、どのようなMOS半導体技術においても極
めて簡単に実施できる。勿論本発明の実施は
MOS技術に限定されるものではない。
第５図は、比較器２０の略図であつて、その利
得素子への入力は、第１図の比較器１０について
前述したものと同一である。比較器２０の利得素
子にはある比率関係にある３個の利得段２１，２
２及び２３からなる一組を使用する。利得段２１
は、コンデンサ２８によつて、利得段２２に交流
結合となつているが、利得段２２と利得段２３と
の間には直流結合を使用している。各利得段２
１，２２及び２３は、それぞれ、その入力とその
出力の間を結合するスイツチ２４，２５及び２６
をもつている。別のスイツチ２７が利得段２３の
出力と利得段２１の出力との間を接続している。
代表的実施例では、各利得段の電圧利得は約40で
あるので、点Ａ（利得段２１の入力）から点Ｅ（利
得段２３の出力）までの全体の電圧利得は64000
となる。
得素子への入力は、第１図の比較器１０について
前述したものと同一である。比較器２０の利得素
子にはある比率関係にある３個の利得段２１，２
２及び２３からなる一組を使用する。利得段２１
は、コンデンサ２８によつて、利得段２２に交流
結合となつているが、利得段２２と利得段２３と
の間には直流結合を使用している。各利得段２
１，２２及び２３は、それぞれ、その入力とその
出力の間を結合するスイツチ２４，２５及び２６
をもつている。別のスイツチ２７が利得段２３の
出力と利得段２１の出力との間を接続している。
代表的実施例では、各利得段の電圧利得は約40で
あるので、点Ａ（利得段２１の入力）から点Ｅ（利
得段２３の出力）までの全体の電圧利得は64000
となる。
利得段２１から２３は、それぞれ簡単な相互コ
ンダクタンス増幅器からなり、各段の内部構成部
分は、自動ゼロ段階中同様な出力電圧を発生する
比率関係になつている。利得段２３は、利得段２
１及び２２に比べて、はるかに高い相互コンダク
タンスと出力電流容量をもつ比率になつている。
これらスイツチはすべて有限の直列抵抗をもつて
おり、またスイツチ２６と２７とは、小さな直列
抵抗をもつているので、利得段２３と、スイツチ
２６及び２７を閉じたときのこれらスイツチ２６
及び２７のそれぞれの等価コンダクタンス（直列
抵抗の逆数）との総合出力コンダクタンスは、利
得段２１及び２２への入力電圧に関係なく、利得
段２１又は２２のどちらの出力コンダクタンスよ
りもはるかに高い値となる。
ンダクタンス増幅器からなり、各段の内部構成部
分は、自動ゼロ段階中同様な出力電圧を発生する
比率関係になつている。利得段２３は、利得段２
１及び２２に比べて、はるかに高い相互コンダク
タンスと出力電流容量をもつ比率になつている。
これらスイツチはすべて有限の直列抵抗をもつて
おり、またスイツチ２６と２７とは、小さな直列
抵抗をもつているので、利得段２３と、スイツチ
２６及び２７を閉じたときのこれらスイツチ２６
及び２７のそれぞれの等価コンダクタンス（直列
抵抗の逆数）との総合出力コンダクタンスは、利
得段２１及び２２への入力電圧に関係なく、利得
段２１又は２２のどちらの出力コンダクタンスよ
りもはるかに高い値となる。
第６図のタイミング図には、スイツチS1，S2，
S11，S22およびスイツチ２４から２７までの動作
順序を定めるための、４種のタイミング信号３
１，３２，３３及び３４をそれぞれ、段階１、段
階２、段階３及び出力有効という呼称で示してあ
る。段階１のタイミング信号は、スイツチS1，
S2，２４及び２５を制御し、段階２のタイミング
信号は、スイツチS11及びS22を制御し、また段階
３タイミング信号は、スイツチ２６及び２７を制
御する。「出力有効」のタイミング信号は、比較
器サイクル中の適当な時間に、VOUTを問合せる
ために使用する。
S11，S22およびスイツチ２４から２７までの動作
順序を定めるための、４種のタイミング信号３
１，３２，３３及び３４をそれぞれ、段階１、段
階２、段階３及び出力有効という呼称で示してあ
る。段階１のタイミング信号は、スイツチS1，
S2，２４及び２５を制御し、段階２のタイミング
信号は、スイツチS11及びS22を制御し、また段階
３タイミング信号は、スイツチ２６及び２７を制
御する。「出力有効」のタイミング信号は、比較
器サイクル中の適当な時間に、VOUTを問合せる
ために使用する。
自動ゼロ段階の開始を示す時点t1において、ス
イツチS11及びS22は開放され、スイツチS1，S2，
２４，２５，２６，及び２７はすべて閉鎖され、
また節点Ａ，Ｂ，Ｃ，Ｄ，及びＥはおおむね同一
電圧（自動ゼロ電圧）に保持される。自動ゼロ段
階の終了を示す時点t2においては、スイツチS1，
S2，２４及び２５は開放される。短時間後の時点
t3において、スイツチS11及びS22は閉鎖される
（スイツチS1，S2，S11及びS22は閉路に先立つて
開放する作動順序で作動する）。この時点に、比
較段階が開始され、入力電圧（V1−V11）及び
（V2−V22）の極性と位相が前述した例と類似の
方法で選ばれるときは、節点Ａに、正しくない極
性をもつ過渡電圧が起り得る。しかしながら、利
得段２３は、その高い出力コンダクタンスによつ
て、利得素子内部節点Ｂ，Ｃ及びＤに最小の電圧
変化幅を維持する。
イツチS11及びS22は開放され、スイツチS1，S2，
２４，２５，２６，及び２７はすべて閉鎖され、
また節点Ａ，Ｂ，Ｃ，Ｄ，及びＥはおおむね同一
電圧（自動ゼロ電圧）に保持される。自動ゼロ段
階の終了を示す時点t2においては、スイツチS1，
S2，２４及び２５は開放される。短時間後の時点
t3において、スイツチS11及びS22は閉鎖される
（スイツチS1，S2，S11及びS22は閉路に先立つて
開放する作動順序で作動する）。この時点に、比
較段階が開始され、入力電圧（V1−V11）及び
（V2−V22）の極性と位相が前述した例と類似の
方法で選ばれるときは、節点Ａに、正しくない極
性をもつ過渡電圧が起り得る。しかしながら、利
得段２３は、その高い出力コンダクタンスによつ
て、利得素子内部節点Ｂ，Ｃ及びＤに最小の電圧
変化幅を維持する。
時点t4は、節点Ａにおける入力過渡電圧が終息
した時点に選定される。従つて、時点t4におい
て、スイツチ２６及び２７は開放されて比較器２
０は、節点Ａにおける新たな電圧VAに応答する
ことが可能となる。節点Ｂ，Ｃ，Ｄ及びＥにおけ
る電圧は、時点t4におけるそれらの自動ゼロ電圧
に近いので、出力節点Ｅは、最短時間で電圧VA
に応答する。もしVAの極性が自動ゼロ電圧に対
して負方向にあれば、節点Ｅは迅速に正方向に振
れる。同様に、もしVAの極性が自動ゼロ電圧に
対して正方向にあれば、節点Ｅは、迅速に負方向
に振れる。時点t4から時点t5までの間に、節点
Ｂ，Ｃ，Ｄ及びＥの電圧は十分に振れるので、節
点Ｅにおける出力電圧VOUTはあいまいさがなく
なる。時点t5から時点t6までの時間間隔内に、タ
イミング信号３４は、節点Ｅに問合せて、正方
向、負方向のどちらに振れたかを知り、この情報
は別の場所に記憶される。時点t6からt8までの時
間は、切替順序を実施する前の休止を与えるため
に使用される。従つて時点t7でスイツチS11及び
S22は開放となる。時点t8でサイクルは再び開始
される。
した時点に選定される。従つて、時点t4におい
て、スイツチ２６及び２７は開放されて比較器２
０は、節点Ａにおける新たな電圧VAに応答する
ことが可能となる。節点Ｂ，Ｃ，Ｄ及びＥにおけ
る電圧は、時点t4におけるそれらの自動ゼロ電圧
に近いので、出力節点Ｅは、最短時間で電圧VA
に応答する。もしVAの極性が自動ゼロ電圧に対
して負方向にあれば、節点Ｅは迅速に正方向に振
れる。同様に、もしVAの極性が自動ゼロ電圧に
対して正方向にあれば、節点Ｅは、迅速に負方向
に振れる。時点t4から時点t5までの間に、節点
Ｂ，Ｃ，Ｄ及びＥの電圧は十分に振れるので、節
点Ｅにおける出力電圧VOUTはあいまいさがなく
なる。時点t5から時点t6までの時間間隔内に、タ
イミング信号３４は、節点Ｅに問合せて、正方
向、負方向のどちらに振れたかを知り、この情報
は別の場所に記憶される。時点t6からt8までの時
間は、切替順序を実施する前の休止を与えるため
に使用される。従つて時点t7でスイツチS11及び
S22は開放となる。時点t8でサイクルは再び開始
される。
第７図には、比較器２０の実際の例を示した。
この設計では、実施にCMOS技術を利用してい
る。しかし本発明は、この構成に制限されないこ
とは明らかである。第７図の例では、各利得段２
１，２２及び２３は、それぞれｎチヤネルMOS
トランジスタ共通ソース増幅器N5，N7及びN9か
らなり、これらはそれぞれ電流ソースＰチヤネル
トランジスタ負荷P5，P6及びP7をもつている。
トランジスタP5，P6及びP7のサイズ（チヤネル
長さに対するチヤネル幅）は、P7がP5又はP6の
どちらよりもかなり大きい比率のものとする。同
様に、トランジスタN9のトランジスタN5及びN7
に対する比率は、トランジスタP7のP5及びP6に
対する比率と全く同一比率でなければならない。
電圧V+がトランジスタP5，P6及びP7に対する順
方向バイアスのゲート−ソース電圧を供給して、
これらのトランジスタを、トランジスタが大きけ
れば大きい程等価電流源の値が大きくなるとい
う、比率電流源として動作させる。
この設計では、実施にCMOS技術を利用してい
る。しかし本発明は、この構成に制限されないこ
とは明らかである。第７図の例では、各利得段２
１，２２及び２３は、それぞれｎチヤネルMOS
トランジスタ共通ソース増幅器N5，N7及びN9か
らなり、これらはそれぞれ電流ソースＰチヤネル
トランジスタ負荷P5，P6及びP7をもつている。
トランジスタP5，P6及びP7のサイズ（チヤネル
長さに対するチヤネル幅）は、P7がP5又はP6の
どちらよりもかなり大きい比率のものとする。同
様に、トランジスタN9のトランジスタN5及びN7
に対する比率は、トランジスタP7のP5及びP6に
対する比率と全く同一比率でなければならない。
電圧V+がトランジスタP5，P6及びP7に対する順
方向バイアスのゲート−ソース電圧を供給して、
これらのトランジスタを、トランジスタが大きけ
れば大きい程等価電流源の値が大きくなるとい
う、比率電流源として動作させる。
スイツチ２４から２７は、それぞれｎチヤネル
トランジスタN6，N8，N10及びN11からなる。ト
ランジスタN6及びN8は、第６図にタイミング信
号３１として示した電圧V31を受け、またトラン
ジスタN10及びN11は、第６図にタイミング信号
３３として示した電圧V33を受ける。
トランジスタN6，N8，N10及びN11からなる。ト
ランジスタN6及びN8は、第６図にタイミング信
号３１として示した電圧V31を受け、またトラン
ジスタN10及びN11は、第６図にタイミング信号
３３として示した電圧V33を受ける。
スイツチS1は、各ゲートに相補信号を必要とす
るトランジスタP1及びN1からなる。同様に、ス
イツチS11はトランジスタN2及びP2からなり、ス
イツチS2はトランジスタN3及びP3からなり、ま
たスイツチS22は、トランジスタN4及びP4からな
る。「オン」にするために、ｎチヤネルトランジ
スタのゲートはV+に接続し、またＰチヤネルト
ランジスタのゲートは大地に接続しなければなら
ない。この相補形スイツチを開放すなわち「オ
フ」にするためには、ゲート電圧を反転しなけれ
ばならない。図示のような相補形入力スイツチを
使用して、入力共通モード動作範囲（V+又は接
地電圧のゲート制御電圧を使用して）をV+又は
接地とすることが望ましい。他の動作範囲に対し
ては、これら相補形スイツチを単極性MOSトラ
ンジスタに置換すればよい。特に指定ない場合、
Ｐチヤネルトランジスタの基板はV+に接続され、
またｎチヤネルトランジスタの基板は、大地に接
続されることに注意すべきである。
るトランジスタP1及びN1からなる。同様に、ス
イツチS11はトランジスタN2及びP2からなり、ス
イツチS2はトランジスタN3及びP3からなり、ま
たスイツチS22は、トランジスタN4及びP4からな
る。「オン」にするために、ｎチヤネルトランジ
スタのゲートはV+に接続し、またＰチヤネルト
ランジスタのゲートは大地に接続しなければなら
ない。この相補形スイツチを開放すなわち「オ
フ」にするためには、ゲート電圧を反転しなけれ
ばならない。図示のような相補形入力スイツチを
使用して、入力共通モード動作範囲（V+又は接
地電圧のゲート制御電圧を使用して）をV+又は
接地とすることが望ましい。他の動作範囲に対し
ては、これら相補形スイツチを単極性MOSトラ
ンジスタに置換すればよい。特に指定ない場合、
Ｐチヤネルトランジスタの基板はV+に接続され、
またｎチヤネルトランジスタの基板は、大地に接
続されることに注意すべきである。
第７図に示した比較器２０の回路の例では、第
６図に示したものと同一のタイミング順序を使用
する。この回路は、正しく自動ゼロにすることが
でき、また、全時間0.5マイクロ秒以内に、2.5ボ
ルトの基準値と５ボルトの信号との比較を８ビツ
トの分解能の精度で処理する。
６図に示したものと同一のタイミング順序を使用
する。この回路は、正しく自動ゼロにすることが
でき、また、全時間0.5マイクロ秒以内に、2.5ボ
ルトの基準値と５ボルトの信号との比較を８ビツ
トの分解能の精度で処理する。
本発明に従つた好適実施例について説明した
が、当業者には、本発明の範囲及び精神から逸脱
することなくして多くの変形及び改良が可能であ
ることは明かである。よつて、本発明は特定の説
明用実施例に限定されるものでなく、前記の特許
請求の範囲によつて限定されるものであることを
理解されたい。
が、当業者には、本発明の範囲及び精神から逸脱
することなくして多くの変形及び改良が可能であ
ることは明かである。よつて、本発明は特定の説
明用実施例に限定されるものでなく、前記の特許
請求の範囲によつて限定されるものであることを
理解されたい。
第１図は従来の電荷平衡式比較器の略図、第２
図は第１図の回路動作を説明するのに有用な一連
の波形図、第３図は第１図の比較器の変形した入
力回路の略図、第４図は第１図の比較器について
入力電圧VAの過渡特性を時間の関数としてプロ
ツトした図、第５図は本発明による電荷平衡式比
較器の略図、第６図は第５図の比較器のタイミン
グ図、及び第７図は第５図の比較器の実施例の回
路図である。 １０，２０……比較器、１１……演算増幅器、
２１，２２，２３……利得段、２４，２５，２
６，２７……スイツチ。
図は第１図の回路動作を説明するのに有用な一連
の波形図、第３図は第１図の比較器の変形した入
力回路の略図、第４図は第１図の比較器について
入力電圧VAの過渡特性を時間の関数としてプロ
ツトした図、第５図は本発明による電荷平衡式比
較器の略図、第６図は第５図の比較器のタイミン
グ図、及び第７図は第５図の比較器の実施例の回
路図である。 １０，２０……比較器、１１……演算増幅器、
２１，２２，２３……利得段、２４，２５，２
６，２７……スイツチ。
Claims (1)
- 【特許請求の範囲】 １ 入力節点Ａ、少なくとも１つの内部節点Ｂ，
Ｃ，Ｄ及び出力節点Ｅを有する増幅段２１，２
２，２３、前記増幅段を自動ゼロ段階と比較段階
とにおいて交互に動作させるための手段であつ
て、前記自動ゼロ段階の間前記入力節点、内部節
点及び出力節点はそれぞれの自動ゼロ電圧に駆動
され、かつ、前記比較段階の間に少なくとも２つ
の入力電圧が前記入力節点において比較されるよ
うな、前記の交互に動作させるための手段、並び
に、開放状態と閉鎖状態とを有し、閉鎖状態にお
いては前記出力節点を前記内部節点に結合するた
めのスイツチ手段２６，２７を包含した２つ以上
の入力電圧を比較するための高速度電荷平衡式比
較器であつて、前記自動ゼロ段階の間及び前記比
較段階の開始後所定の時間が経過するまでの間、
前記スイツチ手段２６，２７を閉鎖状態に維持す
ることにより、前記自動ゼロ段階の間及び前記比
較段階の開始後所定の時間が経過するまでの間、
前記増幅段の前記内部節点と前記出力節点とをそ
れぞれの自動ゼロ電圧に近い電圧レベルに維持す
るための維持手段を備えたことを特徴とする高速
度電荷平衡式比較器。 ２ 特許請求の範囲第１項に記載の比較器におい
て、前記比較段階の開始後の所定の時間は、前記
比較段階の開始時において前記入力節点Ａに生起
する過渡電圧が終息した時点によつて選定される
ことを特徴とする高速度電荷平衡式比較器。 ３ 特許請求の範囲第１項に記載の比較器におい
て、前記増幅段は、複数の内部節点Ｂ，Ｃ，Ｄを
包含することを特徴とする高速度電荷平衡式比較
器。 ４ 特許請求の範囲第３項に記載の比較器におい
て、前記増幅段は、第１（２１）、第２（２２）及
び第３（２３）の縦続接続の利得段であつて各利
得段は入力及び出力を有する前記縦続接続の利得
段を包含し、かつ、前記内部節点は前記第１利得
段２１の出力端であることを特徴とする高速度電
荷平衡式比較器。 ５ 特許請求の範囲第４項に記載の比較器におい
て、前記第１利得段２１の出力端は前記第２利得
段２２の入力端に交流結合されており、かつ、前
記第２の利得段２２の出力端は前記第３の利得段
２３の入力端に直流結合されていることを特徴と
する高速度電荷平衡式比較器。 ６ 特許請求の範囲第４項又は第５項に記載の比
較器であつて、前記第１、第２及び第３の利得段
のそれぞれの入力端を出力端に結合するための第
２（２４）、第３（２５）及び第４（２６）のスイツ
チ手段を包含することを特徴とする高速度電荷平
衡式比較器。 ７ 特許請求の範囲第６項に記載の比較器であつ
て、前記比較段階の開始時に前記第２及び第３の
スイツチ手段を開放し、かつ、前記比較段階の開
始後所定の時間の経過後前記第４のスイツチ手段
を開放するための手段を備えたことを特徴とする
高速度電荷平衡式比較器。 ８ 特許請求の範囲第４項に記載の比較器におい
て、前記利得段は複数の相互コンダクタンス増幅
器２１，２２，２３を含み、前記相互コンダクタ
ンス増幅器の内部構成素子は、前記自動ゼロ段階
の間同様な出力電圧を発生するような比率になつ
ていることを特徴とする高速度電荷平衡式比較
器。 ９ 特許請求の範囲第８項に記載の比較器におい
て、前記第３の利得段２３は、前記第１及び第２
の利得段２１，２２に対して、より高い相互コン
ダクタンスと出力容量とを有するような比率にな
つていることを特徴とする高速度電荷平衡式比較
器。 １０ 特許請求の範囲第１項に記載の比較器にお
いて、前記増幅段は複数の利得段２１，２２，２
３を包含することを特徴とする高速度電荷平衡式
比較器。 １１ 特許請求の範囲第１０項に記載の比較器に
おいて、前記利得段は複数の相互コンダクタンス
増幅器２１，２２，２３を含み、前記相互コンダ
クタンス増幅器の内部構成素子は、前記自動ゼロ
段階の間同様な出力電圧を発生するような比率に
なつていることを特徴とする高速度電荷平衡式比
較器。 １２ 特許請求の範囲第１１項に記載の比較器に
おいて、前記利得段の中の最終利得段は、他の利
得段に対して、より高い相互コンダクタンスと出
力容量とを有するような比率になつていることを
特徴とする高速度電荷平衡式比較器。 １３ 特許請求の範囲第４項又は第１０項に記載
の比較器において、前記複数の利得段はｎチヤネ
ルMOSトランジスタを含むことを特徴とする高
速度電荷平衡式比較器。 １４ 特許請求の範囲第１項又は第６項に記載の
比較器において、前記スイツチ手段はｎチヤネ
ル・トランジスタを含むことを特徴とする高速度
電荷平衡式比較器。 １５ 特許請求の範囲第４項又は第１０項に記載
の比較器であつて、少なくとも２つの入力コンデ
ンサC1，C2を包含しており、前記入力コンデン
サのおのおのの一端は前記入力節点Ａに結合さ
れ、かつ、前記入力コンデンサのおのおのの他端
は、複数の入力電圧を、関連する前記入力コンデ
ンサに対して順次印加するための複数のトランジ
スタ・スイツチと関連されていることを特徴とす
る高速度電荷平衡式比較器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/434,893 US4547683A (en) | 1982-10-18 | 1982-10-18 | High speed charge balancing comparator |
| US434893 | 1982-10-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5991712A JPS5991712A (ja) | 1984-05-26 |
| JPH0223094B2 true JPH0223094B2 (ja) | 1990-05-22 |
Family
ID=23726133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192639A Granted JPS5991712A (ja) | 1982-10-18 | 1983-10-17 | 比較器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4547683A (ja) |
| EP (1) | EP0108927B1 (ja) |
| JP (1) | JPS5991712A (ja) |
| DE (1) | DE3373357D1 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248117A (ja) * | 1985-08-27 | 1987-03-02 | Mitsubishi Electric Corp | チヨツパ型比較器 |
| JPH07117559B2 (ja) * | 1986-03-29 | 1995-12-18 | 株式会社東芝 | 電圧比較回路 |
| US4748418A (en) * | 1986-11-12 | 1988-05-31 | Crystal Semiconductor Corporation | Quasi auto-zero circuit for sampling amplifiers |
| DE3723919A1 (de) * | 1987-07-18 | 1989-01-26 | Philips Patentverwaltung | Vergleichsschaltung |
| EP0417130A4 (en) * | 1988-05-06 | 1992-02-26 | Magellan Corporation (Australia) Pty. Ltd. | Low-power clocking circuits |
| JPH02124624A (ja) * | 1988-07-04 | 1990-05-11 | Toshiba Corp | インバータ回路及び該回路を用いたチョッパ型コンパレータ回路 |
| US4926176A (en) * | 1988-08-25 | 1990-05-15 | Brooktree Corporation | Self-timing analog-to-digital converting system |
| JPH02100513A (ja) * | 1988-10-07 | 1990-04-12 | Mitsubishi Electric Corp | 電圧比較装置 |
| US4989003A (en) * | 1989-06-19 | 1991-01-29 | Rca Corporation | Autozeroed set comparator circuitry |
| JP2972247B2 (ja) * | 1989-12-14 | 1999-11-08 | 日本電気株式会社 | スイッチト・キャパシタ型ヒステリシスコンパレータ回路 |
| US5332931A (en) * | 1991-06-24 | 1994-07-26 | Harris Corporation | High speed differential comparator |
| JPH0595285A (ja) * | 1991-10-03 | 1993-04-16 | Mitsubishi Electric Corp | 電圧比較器 |
| GB2277162B (en) * | 1993-04-17 | 1996-08-07 | Edgcumbe Instr Limited | High voltage phasing detector |
| JP3222276B2 (ja) * | 1993-07-30 | 2001-10-22 | セイコーインスツルメンツ株式会社 | コンパレータ回路およびコンパレータ回路の制御方法 |
| EP0691741B1 (en) * | 1994-07-05 | 2004-10-06 | Matsushita Electric Industrial Co., Ltd. | Latch circuit |
| US5514972A (en) * | 1994-10-20 | 1996-05-07 | International Business Machines Corporation | Voltage comparison circuit |
| RU2101254C1 (ru) * | 1996-04-04 | 1998-01-10 | Акционерное общество "Спектр-Автоматика" | Состав для окрашивания строительных материалов |
| JP3161598B2 (ja) * | 1998-04-30 | 2001-04-25 | 日本電気株式会社 | 半導体集積回路およびその製造方法 |
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1983
- 1983-10-10 EP EP83110090A patent/EP0108927B1/en not_active Expired
- 1983-10-10 DE DE8383110090T patent/DE3373357D1/de not_active Expired
- 1983-10-17 JP JP58192639A patent/JPS5991712A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3373357D1 (en) | 1987-10-08 |
| US4547683A (en) | 1985-10-15 |
| EP0108927A1 (en) | 1984-05-23 |
| JPS5991712A (ja) | 1984-05-26 |
| EP0108927B1 (en) | 1987-09-02 |
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