JPH02232736A - システムモジュール間のｄｒａｍ制御信号のエラー検査を行なう方法及び手段 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本願は、計算システムの或る側面を開示するものであっ
て、これについては本願と対応する米国出願に同時に出
願された以下の米国特許出願にも記載されている： Ｅｖａｎｃｅ　ｅｔ　ａｌ．．ＡＮ　ＩＮＴＢＲＦＡＣ
Ｅ　ＢＥＴＷＥＥＮ　Ａ　ＳＹＳＴＥＭＣＯＮＴＲＯＬ
　　［ＪＮＩＴ　　ＡＮＤ　　Ａ　　ＳＹＳＴＥＭ　　
ＰＲＯＣＥＳＳＩＮＧ　　ＵＮＩ丁ＯＦ　Ａ　ＤＩＧＩ
ＴＡＬ　ＣＯＭＰＵＴＥＲ（ディジタルコンピュータの
システム制？ｉｌ装置とシステム処理装置との間のイン
ターフェース）　：　Ａｒｎｏｌｄ　ｅｔ　ａｌ．，Ｍ
ＥＴＩＩＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵＳ　ＲＯＲ　
ＩＮＴＥＲＦＡＣＩＮＧ　ＡＳＹＳＴＥＭ　ＣＯＮＴＲ
ＯＬ　（ＪＮＩＴ　ＦＯＲ　Ａ　ＭＩＪＬＴＩＰＲＯＣ
ＥＳＳＯＲＳＹＳＴＥＭ　　ＷＩＴＨ　ＴＨＥ　ＣＥＮ
ＴＲＡＬ　ＰＲＯＣＨＳＳＩＮＧ　ＵＮＩＴ（中央処理
装置を持ったマルチプロセッサーシステムのシステム制
御装置をインターフェースする方法及び装置）；　Ｇａ
ｇｌｉａｒｄｏ　ｅｔ　ａｌ．，　ＭＥＴＩＩＯＤＡＮ
Ｄ　　ＭＥＡＮＳ　　ＦＯＲ　　ＩＮＴＥＲＦＡＣＩＮ
Ｇ　　Ａ　　ＳＹＳＴＥＭ　　ＣＯＮＴＲＯＬＵＮＩＴ
　ＦＯＲ　Ａ　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲ　ＳＹ
ＳＴＥＭ　Ｍｌ↑Ｈ　ＴＨＥＳＹＳＴＥＭ月ＡＩＮ月Ｅ
ＭＯＲＹ　（システム主メモリーを持ったマチルプロセ
ッサーシステムのシステム制御装置をインターフェース
する方法及び装置）；Ｄ．　Ｆｆｔｅ　ｅｔ　ａｌ．．
　ＭＥＴｔｌＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵＳ　ＦＯ
ＲＲＥＳＯＬＶＩＮＧ　　Ａ　　ＶＡＲＩＡＢＬＥ　　
ＮＵＭＢＥＲ　　ＯＦ　　ＰＯＴＥＮＴＩＡＬＭＥＭＯ
ＲＹ　　ＡＣＣＥＳＳ　　ＣＯＮＦＬ４ＣＴＳ　　ＩＮ
　　Ａ　　ＰＩＰＥＬＩＮＥＤＣＯＭＰＵＴＥＲ　ＳＹ
ＳＴＥＭ　　（バイブライン方式コンピューターシステ
ムにおける可変個数の潜在的メモリーアクセス矛盾を解
決する方法及び装置）；Ｄ，　Ｆｉｔｅ　ｅｔ　ａｌ，
，　ＤＥＣＯＤＩＮＧ　ＭＵＬＴＩＰＬＥ　ＳＰＥＣＩ
ＦＩＣＡＴＩＯＮ　ＩＮ　Ａ　ＶＡＲＩＡＢＬＥ　ＬＥ
ＮＧＴＨ　ＩＮＳＴＲＵＣＴＩＯＮＡＲＣ｝ＩＩＴＥｃ
ＴＵＲＥ　（可変長命令アーキテクチャにおける多重指
定子の解読）；　　Ｄ，　ｐｉｔｅ　ｅｔ　ａｌ．，Ｖ
ＩＲＴＵＡＬ　ＩＮＳＴＲＵＣＴＩＯＮ　ＣＡＣＨＥ　
ＲＥＦＩＬＬ　ＡＬＧＯＲＩＴＩＩＭ（仮想命令キャッ
シュ再補充アルゴリズム）；Ｍｕｒｒａｙ　ｅｔ　ａｌ
．，　ＰＩＰＥＬＩＮＩ！　ＰＲＯＣＥＳＳｒＮＧ　Ｏ
Ｆ　ＲＥＧＩＳＴＥＲ　　ＡＮＤ　　ＲＥＧＩＳＴＥＲ
　　ＭＯＤＩＦＹＩＮＧ　　ＳＰＥＣＩＦＩＥＲＳ　　
讐ＩＴＩＩ−ＩＮ　ＴＩＩＥ　ＳＡＭＥ　ＩＮＳＴＲＵ
Ｃ↑ＩＯＮ　　（レジスター及び命令内のレジスター修
飾指定子のパイプライン処理）；　Ｍｕｒｒａｙ　ａｔ
　ａｌ，，　ＭＵＬＴＩＰＬＥ　ＩＮＳＴＲυＣＴＩＯ
ＮＰＲＥＰＩ？ＯＣｆ！ＳＳｒＮＧ　　ＳＹＳＴＥＭ　
　ＷＩＴＨ　　ＤＡＴＡ　　ＤＥＰＥＮＤＢＮＣＹＲＥ
ＳＯＬＵＴＩＯＮ　ＦＯＲ　ＤＩＧＩＴＡＬ　ＣＯＭＰ
ＵＴＥＲＳ　（デイジタルコンピューターのデータ依存
分解能を持った多重命令処理システムＨ　Ｄ．　Ｆｉｔ
ｅ　ｅｔ　ａｌ．，　ＰＲＥ−ＰＲＯＣＥＳＳＩＮＧ　
ＩＭＰＬＩＥＤ　ＳＰＥＣＩＦＩＥＲＳ　ＩＮ　Ａ　Ｐ
ＴＰＥ−ＬＩＮＥＤ　ＰＲＯＣＥＳＳＯＲ　　（バイブ
ライン化したプロセッサーにおける暗示指定子の前処理
）：　Ｄ．Ｆｔｔｅｅｔ　ａｌ．，　ＢＲＡＮ（ＪＩ　
ＰＲＥＤＩＣＴＩＯＮ　　（ブランチ予測）；Ｆｏｓｓ
ｕｍ　ｅｔ　ａｌ．，　ＰＩＰＥＬＩＮＥＤ　ＦＬＯＡ
ＴＩＮＧ　ＰＯｒＮＴ八ＤＤＥＲ　ＦＯＲ　ＤＩＧＩＴ
ＡＬ　ＣＯＭＰｔｌＴＥＲ　（デイジタノレコンピュー
ターのバイブライン化浮動小数点加算器）；Ｇｒｕｎｄ
ｎ＋ａｎｎ　ｅｔ　ａｌ，，　ＳＥＬＦ　ＴＩＭＥＤ　
ＲＢＩＧＩＴＥＲ　ＦＩＬＥ（自己計時レジスターファ
イル）；　Ｂｅａｖｅｎ　ｅｔ　ａｌ．＋ＭＥＴＨＯＤ
　ＡＮＤ　ＡＰＰＡＲＡＴ［ＩＳ　ＦＯＩ？　ＤＥＴＥ
ＣＴＩＮＧ　ＡＮＤＣＯＲＲＥＣＴＩＮＧ　ＥＲＲＯＲ
Ｓ　ＩＮ　Ａ　ＰＩＰＥＬ４ＮＥＤ　ＣＯＭＰｔｌＴＥ
ＲＳＹＳＴＥＭ　（バイブライン方式コンピューターシ
ステムにおいてエラーを検出し訂正する方法及び装置）
；　Ｆｌｙｎｎ　ｅｔ　ａｌ．．　ＭＥＴＨＯＤ　ＡＮ
Ｄ　ＭＥ！ＡＮＳ　ＦＯＲＡＲＢＩＴＲＡＴＩＮＧ　　
ＣＯＭＭＵＮＩＣＡＴＩＯＮ　　ＲＥＱｔｌＥＳＴＳ　
　ｔｌｓＩＮＧ　　八ＳＹＳＴＥＭ　ＣＯＮＴＲＯＬ　
ＵＮＩＴ　ＩＮ　Ａ　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲ
ＳＹＳＴＥＭ　（マルチプロセッサーシステムにおいて
システム制御装置を゛使って通信要求を調停する方法及
び手段）；　Ｅ．Ｆｉｔｅ　ｅｔ　ａｌ．，　ＣＯＮＴ
ＲＯＬ　ＯＦＭＵＬＴＩＰＬＥ　　ＦＵＮＣＴＩＯＮ　
　ＵＮＩＴＳ　　ＷＩＴＨ　　ＰＡＩ？ＡＬＬｆ！Ｌ　
ＯＰＥＲＡＴＩＯＮ　　ＩＮ　　Ａ　　ＭＩＣＲＯＣＯ
ＤＢＤ　　ｆ！ＸＥＣＵＴＩＯＮ　　ＵＮＩＴ　　（７
イクロコード化された実行装置における並行動作機能付
き多重機能装置の制御）：Ｗｅｂｂ　Ｊｒ，　ｅｔ　ａ
ｌ．，ＰＲＯＣＥＳＳＩＮＧ　ＯＦ　ＭＢＭＯＲＹ　Ａ
ＣＣＥＳＳ　ＥＸＣＥＰＴＩＯＮＳ　ＷＩＴＨＰＲＥ−
ＦＥ丁ＣＨＥＤ　　ＩＮＳＴＲＵＣＴＩＯＮＳ　　ＷＩ
ＴＩＩＩＮ　　ＴＩＩＥ　　ＩＮＳＴＩ？［ＩＣ−ＴＩ
ＯＮ　ＰＩＰＨＩＪＮＥ　ＯＦ　Ａ　ＶＩＴＵＡＬ　Ｍ
ＥＭＯＲＹ　ＳＹＳＴＥＭ−ＢＡＳＥＤ　ＤＩ（ｄＴＡ
Ｌ　Ｃｏ｝ｆＰＵＴＥＲ　（仮想記憶装置システムベー
ス化ディジタルコンピューターの命令ハイブライン内で
の先取りされた命令に伴うメモリーアクセス除外の処理
）；　ｌｌｅｔｈｅｒｉｎｇｔｏｎ　ｅｔａｌ．，　Ｍ
Ｅ！ＴＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＩＪＳ　ＦＯＲ
　ＣＯＮＴＲＯＬＬＩＮＧＴＨＥ　　ＣＯＮＶＥＲＳＩ
ＯＮ　　ＯＦ　　ＶＩＲＴＵＡＬ　ＴＯ　　ＰＨＹＳＩ
ＣＡＬＭＥ阿ＯＲＹ　　ＡＤＤＲＥＳＳＥＳ　　ＩＮ　
　Ａ　　ＤＩＧＩＴＡＬ　　ＣＯＭＰＵＴＥＲ＋　ＳＹ
ＳＴＥＭ　（ディジタルコンピューターシステムにおけ
る仮想メモリーアドレスから物理的メモリーアドレスへ
の変換を制御する方法及び装置）；Ｈｅｔｈｅｒｉｎｇ
ｔｏｎ　ｅｔ　ａｌ．，　ＷＲＩＴＦ！ＢＡＣＫ　ＢＵ
ＦＦＥＲ　ＷＩＴＨＥＲＲＯＲ　ＣＯＲＲＢＣＴＩＮＧ
　ＣＡＰＡＢＴＬＴＴＴＥＳ　　（．誤り訂正能力を持
ったライトバンクバッファ一）；　Ｆｌｙｎｎｅｔ　　
ａｌ．．　　ＭＥＴＨＯＤ　　ＡＮＤ　　ＭＥＡＮＳ　
　ＰＯＲ　　ＡＲＢＩＴＲＡＴＩＮＧＣＯＭＭＵＮＩＣ
ＡＴＩＯＮ　ＲＥＱＵＥＳＴＳ　ＵＳＩＮＧ　Ａ　ＳＹ
ＳＴＥＭ　ＣＯＮＴＲＯＬ　ＵＮＩＴ　ＩＮ　Ａ　ＭＵ
ＬＴｒＰＲＯＣＥＳＳＯＲ　ＳＹＳＴＥＭ　　（多重処
理システムにおいてシステム制御装置を使って通信要求
を調停する方法及び手段）　；　Ｃｈｔｎｎａｓｗａｙ
　　ｅｔ　　ａｌ．，　　ＭＯＤＵＬＡＲ　　ＣＲＯＳ
ＳＢＡＲ　　ＩＮＴＥＲＣＯＮＮＥＣ−ＴＩＯＮ　ＮＥ
Ｔ阿ＯＲＫ　ＦＯＲ　ＤＡＴＡ　ＴＲＡＮＳＡＣＴＩＯ
ＮＳ　ＢＥＴＷＥＥＮＳＹＳＴＥＭ　ＵＮＩＴＳ　ＩＮ
　Ａ　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲ　ＳＹＳＴＥＭ
《多重処理システムにおけるシステム装置間でのデータ
トランザクションのためのモジュラークロスバー相互接
続ネットワーク）　；　Ｐｏｌｉｚｆｎｅｔ　ａｌ．，
　ＭｔｉＴＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵＳ　ＦＯ
Ｒ　ｒＮＴＥＲＦＡｃＩＮＧＡ　ＳＹＳＴＥＭ　ＣＯＮ
ＴＲＯＬ　ＵＮＩＴ　ＦＯＲ　Ａ　ＭＵＬＴＩ−ＰＲＯ
ＣＥＳＳＯＲＳＹＳＴＥＭ　ＩＩＩＴＨ　ＩＮＰＵＴ／
ＯＵＴＰＵＴ　ＵＮＩＴ　（入出力装置を有するマルチ
プロセッサーシステムのためのシステム制御装置をイン
ターフェースする方法及び装置）；　Ｇａｇｌｉａｒｄ
ｏ　ｅｔ　ａｌ．，　ＭＥＭＯＲＹ　ＣＯＮＦｒ−ＧＵ
ＲＡＴｒＯＮ　　ＦＯＲ　　ＵＳＥ　　ＷＩＴ｝ｌ　　
ＭＥＡＮＳ　　ＦＯＲ　　ＩＮＴｆ！ＲＦＡＣＩＮＧＡ
　ＳＹＳＴＥＭ　ＣＯＮＴＲＯＬ　ＩＩＮＩＴ　ＦＯＲ
　Ａ　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ　
ＷＩＴＩＩ　ＴＩＩＥ　ＳＹＳＴＥＭ　ＭＡＩＮ　ＭＥ
ＭＯＲＹ　（システム主メモリーを持ったマルチプロセ
ッサーシステム用のシステム制御装置をインターフェー
スする手段に用いるメモリー排列）： （技術分野） 本発明は、システムメモリーのＤＲＡＭに基づく装置の
動作のための制御信号がシステムモジュール間で中継さ
れる様に成っているコンピューターシステムに関する。

本発明は、特に、高いシステム速度で動作するのに適し
ていて、論理及び信号のラインの本数が少なくてすむＤ
ＲＡＭｌ［ｌＩ信号についてのエラー検出方法に関する
．（関連技術についての説明） 高性能コンピューターは、一般に、適当に問題を分解し
て所定のタスクに複数の処理装置を作用させる多重処理
の思想に基づいている．この様なシステムにおては、大
容量記憶装置と他のシステム装置との接続は、高速と、
広範な連結性及び冗長性とを達成するために複数の入出
力（Ｉ／Ｏ）バスを通してなされる。一般に、多重処理
システムは、主システムメモリー　１／Ｏバス及び計算
システムの他の構成要素と関連して多重処理システムを
構成する複数の中央処理装置（Ｃ　Ｐ　Ｕ）の並行動作
を整合させるシステム接続装置（Ｓ　Ｃ　Ｕ）を用いる
。この主のシステムでは、各システム装置はＳＣＵとの
接続のボートを持っていて、このＳＣＵは、システムバ
スが従来から提供していた機能に類似して全てのボート
を連結して、データ及び関連の制御信号の効率的交換を
行なわせるために装置間通信を調節する。ＳＣＵは、装
置間矛盾を避けることにより全てのシステム構成要素を
活動状態に維持すると共に、本質的には、ＳＣＵ上の色
々なボートを通して連結されたシステムメモリーとシス
テム装置との通信を求める要求を処理する機能を有する
． 各システム装置の、特にＣＰＵの、メモリーに個別にア
クセスする能力は、効率的な並行バイブライン方式動作
を実現する上で極めて重要であり、ＳＣＵの主な機能の
一つは、システム装置が並行に機能するのを最も効率的
に可能にする方法でメモリーアクセスを管理することで
ある。ＳＣＵは、多重処理システムの色々な装置間の同
時データトランザクションを処理するのに必要な色々な
データ経路を確立する或る形の連結ネットワークを使用
する．また、メモリーアクセスの効率的管理は、システ
ムの主メモリーを構成する色々なモジュールへの各シス
テムＣＰＵの並行アクセスを調節する適当なＳＣＵ一主
メモリー間インターフェースを通してなされる． ＳＣＵの動作の重要な一面は、システムメモリーを構成
する一般にはＤＲＡＭに基づくモジュールとの間を転送
されるデータの完全性を確保することにある．データの
ＤＲＡＭへの効率的なロード及びアンロードを保証する
ためには、ＳＣＵ上の適当なモジュールとメモリーモジ
ュールとの間を中継される制御信号にエラーがないこと
が特に重要である．普通のシステムでは、制御信号を送
信するモジュールと、この制御信号を受信するモジュー
ル（ｆ通はメモリーモジュール）とを連結する相互接続
又はインターフェースを横断して中継されるＤＲＡＭｔ
ｉｉｓｍ信号のエラー検査は、該制御信号と共ににパリ
テイ信号を送ることによって行なわれていた。メモリー
モジュール端部で、転送から生じたエラーを検出するた
めに、受信された制御信号についてパリテイが生成され
て、受信されたパリテイと照合される。この様な方式で
は、必然的に、パリテイ信号とパリテイエラー信号とを
処理するために少なくとも２本の信号ラインを余分に必
要とする．もっと重要なことは、この種の普通のエラー
検査が、送信端部に設けられたシステムクロックに対応
するクロックシステムを受信端部で使わなければならな
いことである。パリテイ検査が意味のある結果を生成す
ることを保証する目的で、制御信号と共に受信されたパ
リテイ信号を受信側で生成されたパリテイ信号と同期さ
せために該クロックを設けることが必要になるのである
。

この様ななエラー検査方式は、高性能多重処理システム
では、特に複数のＣＰＵＳ　Ｉ／Ｏ装置、及び主メモリ
ー装置（ＭＭＵ）から成る基本構成を持っていて、同一
の構成のシステムを該計算システムに追加することで性
能を向上させることの出来るモジュール式の高性能多重
処理システムでは問題となることがある。この様なモジ
ュールシステムでは、モジュールメモリー装置に接続す
る信号ラインは割高となり、パリテイ信号及びパリテイ
エラー信号に専用される信号ラインを設けることは、非
実用的ではないとしても、困難となることがある。また
、制御信号を、メモリー装置に受信される付随のパリテ
イ信号に同期させる目的で独立のクロックシステム．を
メモリー装置に設けるのは実際的ではないかもしれない
。従って、普通のエラー検査方式は、斯かるバス無しコ
ンピューターシステムにおいてＤＲＡＭ制御信号につい
ての効率的エラー検出対策としては不十分である。

（発明の概要） 多重処理システムのシステムモジュール間の相互接続を
横断して中継されるＤＲＡＭ！１１１１信号におけるエ
ラーを検出する効率的な方法を提供するために、制御信
号の送信時のパリテイと受信時のパリティとの比較が送
信モジュールでなされる．送信モジュールには、送信さ
れる制御信号のパリテイを決定するパリテイ生成器が設
けられる。関連の受信側モジュールには、該相互接続か
ら受信されたＭ　ｆｉｔ信号のパリティを決定するため
の同様のパリティ生成器が設けられる。該受信モジュー
ルは、該受信モジュールのパリテイ生成器により決定さ
れたパリテイを示すパリテイ信号を生成し、このパリテ
イ信号を該相互接続を介して送信モジュールに送る。送
信モジュールにおいて、パリティ信号の示すパリテイは
送信モジュールのパリテイ生成器により決定されたパリ
テイと比較され、パリテイ信号の示すパリティが送信モ
ジュールのパリテイ生成器により決定されたパリテイに
等しくない時にはエラー信号が生成される。

好適な実施例では、ＤＲＡＭ信号のうちの一つ、即ちコ
ラムアドレスストロープ（ＣＡＳ）信号は、制御受信手
段から戻されたパリテイ信号が制御送信端部で生成され
たパリテイ信号と比較される時点を決定するための時間
基準として使われる。制御信号が送信モジュール外へ中
継される時刻とパリテイ信号の比較が行なわれる時点と
の間には所定の遅延期間が設けられる。この所定遅延は
、送信モジュール及び受信モジュール間の相互接続を通
る経路を信号が両方向に通遇するのに要する時間と、シ
ステムモジュールに固有のクロックスキューとに基づ《
。

好通な実施例では、このエラー検査方法は、専用のイン
ターフェースを通してＳＣＵ及び主メモリーシステム間
の通信が行なわれる多重処理システムに適合し、このイ
ンターフェースは、アレイ制御装置（ＡＣＵ）と主メモ
リー装置（ＭＭＵ）とから成り、該ＭＭＵは、該システ
ムの主メモリーの一部を成すメモリーモジュールの組か
ら成る。

斯かるシステムにおいては、ＡＣＵは、データ経路、ア
ドレス経路、及び該メモリーモジュールに含まれるＤＲ
ＡＭとについての’Ｍｌ　ａ［信号を提供する主メモリ
ー制御（ＭＭＣ）モジュールを含む。

ＡＣＵは、主メモリー内にあるＤＲＡＭの動作のための
制御論理を含むメモリーＤＲＡＭコントラーラ（ＭＣＤ
）も含む。各ＭＭＵは、複数のメモリーモジュール（Ｍ
Ｍ）から成っていて、該ＭＭＵとＳＣＵとの間に単一の
データ経路が支援されることとなる様に該ＭＭに亘って
論理的に転回された単一のメモリーサブシステムに関連
する全てのＤＲＡＭを包含する。各メモリーモジュール
には、ＤＲＡＭコントローラから制御信号を受け入れ、
該信号を適切な論理レベルに翻訳し、該制御信号を該メ
モリーモジュール内のＤＲＡＭのバンクに中継する。

この種のシステムにおいては、本発明のエラー検査方法
は、ＭＣＤモジュールを制御送信手段を含む送信モジュ
ールとし、ＤＣＡモジュールを制御受信手段を含む受信
モジュールとすることによって利用される。該制御送信
手段及び該制御受信手段は、ＣＡＳマスク制御信号と該
ＭＭＣモジュールから受信される書き込み選択信号とに
応じてＣＡＳ信号に対応するビットマスクを構築する．
ＣＡＳマスク信号は、斯かるシステムにおいて普通にア
ドレス指定される、書き込まなければならない６４バイ
ト・データブロックから選択された長ワード（４バイト
・ワード）を特定するために使われる。この様に生成さ
れたＣＡＳマスク信号は、制御送信端部のパリティ生成
手段によりＤＲＡＭ制御信号と組み合わせられて処理さ
れる。その後、ＤＲＡＭ制御信号は制御受信手段に中継
され、ＣＡＳマスク信号との関連でこれらの信号で受信
端部でパリテイ生成が行なわれる。受信手段で生成され
たパリテイは、送信手段に戻され、エラーの存在を確認
するために送信手段で生成されたパリティと比較される
。

送信端部でのパリテイ比較はＤＲＡＭサイクル内の、Ｃ
ＡＳ信号の状態変化に対して特定の時点で行なわれる。

一層詳しく言えば、ＣＡＳ信号が遷移したことに従って
所定の遅延期間後にサンプリングが行なわれる。この遅
延は、送信モジェール及び受信モジュールを連結する相
互接続を横断させてＤＲＡＭＭＩＩＩ信号を中継し、逆
にパリテイ信号を送信モジュールに中継するのに要する
遷移時間並びにこれに固有のクロックスキューを考慮し
て予め定められる。

送信端部でエラー検査を行なうのに普通のパリテイ方式
では２本以上の信号ラインを要するのに較べると、本発
明のエラー検査方法は１本の追加の信号ラインを要する
に過ぎないことが明らかとなろう。もっと重要なことは
、送信端部のクロフクと同期させられるシステムクロッ
クを設ける必要が無く、また受信側パリティ信号が該信
号を格納するランチ装置を要することなく生成後直ちに
送信端部に中継されるので、制御受信手段で必要とされ
るパリティ生成・検出論理が相当簡単化されていること
である。

本発明の他の目的及び利点は、図面を参照して以下の詳
しい記述を読むことから明らかとなろう．（実施例） 本発明は、色々に修正、変形することの出来るものであ
るが、特定の実施例のみを図面に示し、以下に詳しく説
明する。しかし、開示した特別の形のみに本発明を限定
する意図は無く、むしろ、特許請求の範囲の欄で定義さ
れた発明の範囲属するあらゆる修正、同等物及び代替物
を網羅するべきものである。

第１図ないし第９図は、本発明のエラー検査方法を有利
に使用することの出来る好通な多重処理システムに関す
る。メモリーへの平行アクセスと、ＣＰＵ，Ｉ／Ｏ，及
びサーヒス処理装置（Ｓ　Ｐ　Ｌｌ）を含む色々なシス
テム装置の相互作用を調整するのにＳＣＵを使う斯かる
システムは、「システム主メモリーを持ったマルチプロ
セッサーシステムのシステム制御装置をインターフェー
スする方法及び装置」と題して出願されたＧａｇｌｉａ
ｒｄｏ外の同時係属の米国特許第　　　　　号（これも
本発明の譲受人が所有している）に詳しく記載されてい
る。この同時係属の出願の開示内容全体を参照により本
書の一部とする。該開示内容の関連部分も第１図ないし
第９図に関して関連の記述と共に読者の都合を考慮して
本明細書の一部とする．該エラー検査方法及びその実施
の詳細については、第１０図ないし第１６図を参照して
後述する。しがし、前述の同時係属の出願に記載されて
いる多重処理システムへの該エラー検査方法の適用は、
単なる例示に過ぎず、本発明の範囲を限定する意図は全
くない． 特に第１図を参照すると、多重処理システム１０のブロ
ック図が示されており、このシステム１０は、複数の中
央処理装置（ＣＰＵ）１２を使用し、該システム用の共
通の主メモリー１６を共有することにより該システムＣ
ＰＵの同時動作即ち並行動作を許す様に構成されている
．主メモリー１６自体は典型的には複数のメモリーモジ
ュール又はメモリー装Ｉｆｆ　６Ａ及び１６Ｂから成る
．システム制御装置（ＳＣＵ）１４は、ＣＰＵ１２を主
メモリー１６及び入出力（Ｉ／Ｏ）コントローラ１８に
連結し、該コントローラ１８は、該処理システムが、特
にＣＰＵが適当なＩ／Ｏインターフェース２０及び該シ
ステムのための付随の■／Ｏ装置２０Ａを通して外部世
界と通信することを可能にしている，ＳＣＵ１４は、色
々なシステムモジュールをサービスプロセンサー／コン
ソール装置（ＳＰＵ）２２に連結しており、該ｓｐｕは
、状況決定及び処理システムの全体としての動作の制御
とを含む伝統的コンソール機能を行なう．特に、ＳＣＵ
１４は、ＳＰＵ２２に、複数のｃｐｕｌ２と通信するた
めの手段を適用すると共に、ＣＰＵ内の全ての記憶素子
へのアクセスを提供する。

ＳＣＵ１４との接続ボートを有する全てのシステム装置
と主メモリー１６との間の、特に各ＣＰＵ１２及び主メ
モリー１６間の効率的通信は、該処理システムの効率的
並行動作を保証する上で決定的に重要である．この動作
は、ＳＣＵ１４と主メモリー１６とを連結する専用のイ
ンターフェース手段３０によって提供される．インター
フェース３０は、ＳＣＵ１４に、ＳＣＵとの接続ボート
を有するＣＰＵ１２又はＩ／Ｏ装置２０Ａの各々から受
信されたメモリー相互作用コマンド又は信号に応じて主
メモリー１６を構成する色々なモジュールをインターフ
ェースし制御する手段を従供する． インターフェース手段３０は特定のＣＰＵアーキテクチ
ャに限定されるものではないが、各ＣＰｕｌ２が典型的
にはメモリー　１／Ｏ及びその他のＣＰＵ装置へのＣＰ
Ｕインターフェースを提供するメモリーモジュール２４
を包含することに注意するべきである。特に、該メモリ
ーモジュールは、普通は仮想のメモリー参照を受け入れ
、該参照を物理的アドレスに翻訳し、ＳＣＵ１４及びイ
ンターフェース手段３０を通して主メモリー内のメモリ
ーデータへのアクセスを開始させ又は局在するキャッシ
ュ内のデータへのアクセスを開示させる手段として作用
する。各ＣＰＵ１２は、命令モジュール２６も包含して
おり、該モジュールは、命令を取り出し、命令コード（
即ちオブコード）及び指定子を解読し、オペランドを取
り出し、システムプログラムカウンターを更新する。ま
た、各ＣＰＵは実行モジュール２８を有し、このモジュ
ールは、他のＣＰＵモジュールから捷供された解読され
た命令及び取り出されたオペランドのための実行ステー
ジとして作用する。

ここで第２図を参照すると；ＳＣＵ１４を主メモリー１
６に連結する専用インターフェース手段３０の好適な実
施例が示されている。インターフェース手段３０は、本
質的にアレイ制御装置（ＡＣＵ）３４から成るメモリー
サブシステム３２の形で設けられており、このＡＣＵは
、コマンド信号及びデータ転送要求をＳＣＵ及び主メモ
リー装置（ＭＭＵ）３６から受け入れ、該ＭＭ［Ｊは、
ＳＣＵ１４がインターフェースされる主メモリー１６の
記憶セクションとして機能する．　ＡＣＵ３４は、イン
ターフェース作用を提供する全ての制御論理を包含して
おり、好ましくは物理的にＳＣＵモジュール自体の上に
位置する．主メモリー１６へのＳＣＵ１４のインターフ
ェースは、ｉ）ＡＣＵ３　４と、ＳＣＵ１４及びＡＣＵ
３４間のリンク（３０Ａとして一括して示されている）
と、ｉｉ）ＡＣＵ３４及び主メモリーｌ６のＭＭＵ３６
との間のリンク（一括して３０Ｂで示されている）とか
ら成る２部分インターフェースを通してＡＣＵ３４によ
り提供される。ＳＣＵ１４は、バス無し、高バンド幅、
ブロック指向の構成を有する主メモリーにインターフェ
ースされる。メモリーへの、又はメモリーからの、全て
のＣＰＵアクセスは、選択された数のバイト（典型的に
は６４バイト）から成るブロックインクリメントでＡＣ
Ｕ３４を通してなされる。主メモリーへのデータの格納
は拡張されたヘクスーサイズ（　ｈｅｘ−ｓｉｚｅ　）
モジュールの使用によりなされ、その各々は好ましくは
ＩＭビットＤＲＡＭを使用する６４メガビットの記憶装
置である。斯かる４個のメモリーモジュールが組み合わ
されて単一のＭＭＵ３６を成し、主メモリー１６は少な
くとも１個の斯かるＭＭＵを含む。

ＡＣＵ３４は、ＭＭＵ３６内に包含されるメモリーモジ
ュールのためのインターフェース及び制御を提供し、「
メモリーから読み出し」、「メモリーへ書き込み」等の
所要のメモリー動作を示すコマンド／状況／インデック
ス（ＣＭＤ／ＳＴＩＮＤＥＸ）信号をＳＣＵ１４から制
御ライン３８を介して受け取るための手段を含む。この
信号は、ＡＣＵから逆にコマンドを受け取るべく指定さ
れたＳＣＵの論理部分の中のバフファ−の状況も示す。

メモリーコマンドによりアドレス指定されているメモリ
ーの特定の部分を指定する行／列アドレスをＡＣＵ３４
の制御下でＳＣＵ１４から対応するＭＭＵ３６へ直接転
送することが出来る様に、直接アドレス経路がＳＣＵ１
４と対応するＭＭＵ３６との間に設けられている。ライ
ン３８でＳＣＵから中継されるコマンド信号は、ＭＭＵ
３６内のアドレス指定されたメモリ一部分の中の所望の
行又は列を参照する、格納されているアドレスの中の指
定されたアドレスの、ＳＣＵからの直接転送を開始させ
る基礎としてＡＣＵに使われるインデックスを包含して
いる。ＡＣＵは、メモリーコマンドを伴うインデックス
をコマンド／状況信号（ＣＭＤ／ＳＴ）ラインを介して
受取り、該コマンドにより参照されている特定のメモリ
一部分にアクセス可能であれば該インデックスを逆向き
に中継する。

インデックスを使うことにより、ＡＣＵは、ＳＣＵ１４
からＭＭＵ３６ヘアドレスラインを介して中継される多
重化された信号を制御することが出来る。ＳＣＵ１４へ
逆に中継されたインデックスは、ＭＭＵ内のメモリーの
特定の使用可能な部分に対応する格納されている行／列
アドレスを特定する。ＡＣＵからの中継されたインデッ
クスの受信に応じて、ＳＣＵに格納されている対応する
行／列アドレスのライン４２経由のＭＭＵへの直接転送
が開始される。もっと詳しく言えば、該インデックスは
、ＳＣＵからＡＣＵへ転送されたコマンド情報内の所定
のビットフィールドを表わし、これはＳＣＵによる実行
について優先順位を決められたメモリーコマンドに付随
する行／列アドレスを格納するためにＳＣＵ内に設けら
れた複数のアドレスレジスターのうちの一つを特定する
．該インデックスは、好ましくは、１６個のアドレスレ
ジスターのうちの一つを特定することが出来る様に４ビ
ットフィールドを有する。インデックスと共に、ＡＣＵ
は、好ましくはインデックスフィールドに付加された単
一のビットの形の信号を逆にＳＣＵへ中継し、この信号
は、選択されたＳＣＵアドレスレジスターからメモリー
へ直接送られるアドレスによって行又は列がメモリ一部
分にアドレス指定されるか否かを示す行／列選択信号と
して作用する．ＡＣＵはＳＣＵアドレスレジスターに格
納されている行アドレス及び列アドレスのうちの特定の
一つを示す、好ましくは単一ビット信号である信号をイ
ンデックスと共に中継する。行アドレスと列アドレスと
の多重化は、ＳＣＵ内に設けられている標準的多重化手
段（図示せず）によって、ＡＣＵの生成した行／列選択
信号に基づいて行なわれる．ＳＣＵに１２個のアドレス
記憶レジスターが設けられている場合、行／列選択信号
を使って１２個に及ぶアドレスを指示することが出来、
従って１６Ｍビットに及ぶメモリーのアドレス指定を可
能になる。

ＡＣＵ３４は通信ライン４０を通してＳＣＵ１４に連結
されており、このラインを通してＳＣＵによりメモリー
から要求されたデータの使用可能性と状況との表示を提
供するためにコマンド／状況（ＣＭＤ／ＳＴ）信号がＳ
ＣＵへ中継される。

データ通信ライン４４、４６は、ＳＣＵ及びＡＣＵ間の
データ転送のための手段として役立つ．　　ＡＣυ３４
は、ＳＣＵへ又はＳＣＵから後に転送されるデータを格
納するための手段としては働かないことに注意するべき
である。むしろ、ＡＣｔＪは、単に、ＭＭＵ内のアドレ
ス指定されたメモリーモジュール部分からＳＣυへ、又
はその逆に、データを急いで中継する手段として機能す
るに過ぎない．メモリーサブシステム３２のメモリ一端
部で、ＡＣＵは、ＳＣＵが希望している特定のメモリー
動作を示す制１Ｂ／コマンド（ＣＭＤ／ＣＴＲＬ）信号
のＡＣＵからの転送のための通信ライン４８によってＭ
ＭＵ３６に連結されている。通信ライン５０は、要求さ
れたデータの状況をＭＭＵからＡＣＵへ転送する手段と
して役立つ．データ通信ライン５２、５４は、ＡＣＵと
ＭＭＵとの間のデータの転送のための手段として設けら
れている．ＡＣＵ３４は制御ライン５６を通してＳＰＵ
２２にも連結（リンク）されている。このリンクは、Ａ
ＣＵを、従ってこれにより提供されるインターフェース
作用を、主メモリーが取ることの出来る色々なタイミン
グモーとに適合させるための手段として役立つ，ＳＰＵ
２２は、メモリーを初期化し、且つメモリーを３個の相
異なるタイミングモード即ち（１）通常のシステム動作
を支援する通常モードと、（２）システムクロックに基
づく単一ステップ動作を支援するステップモ一ドと、（
３）電力不足及びスキャン動作中にシステムの完全性を
維持する待機モードとの間で転換させるために制御ライ
ン５８及び状況ライン６０を介して主メモリーに連結さ
れている．この転換動作は、制御ライン６２、６４を介
してのＳＣＵ１４からの適当な信号の転送に応じてＳＰ
Ｕ２　２によってなされる．ＡＣＵとＳＰＵとの間のラ
イン５６によって提供される通信リンクは、ＳＣＵにつ
いてのＳＣＵ−ＡＣＵ間インターフェースが任意の時点
で動作中のメモリーモードと矛盾せずに動作することを
可能にする。

メモリーにアクセスするためにインターフェースを動作
させるクロツク動作は、ＳＣＵに設けられたクロツク手
段６６を通して便利に提供される。

クロック手段６６は、好ましくは、所定のクロツク周期
を有する複数の時間的にずれたクロツク信号を生成する
ことの出来るプログラマプルなクロソクである。この様
なクロックは従来から広く知られており、一般には異な
る周期を持った８個に及ぶクロック信号を生成する【Ｃ
の形で利用することの出来るものである。最適のデータ
転送タイミングと与えられた時点でのシステムの動作モ
ードとに最も適したクロック周期に基づいてメモリーア
クセスを制御するために、該クロツク信号のうちの異な
るものを選択することが出来る。

主メモリー１６のＭＭＵ３６はＡＣＵを通してＳＣＵ上
のメモリーボートに接続されており、各ＭＭＵは、ブロ
ック境界でインターリーブされた２個の部分を有する。

この時、ＳＣＵを使って、単一のメモリーサブシステム
の使用を通じて並行に２個のメモリ一部分を循環させる
ことが出来る．追加のメモリーシステムを使うことによ
って（即ち、ＡＣＵ／ＭＭＵの対を追加することによっ
て）、４個のメモリーシステムの並行動作を許す様にシ
ステムを改善し、これにより４個に及ぶメモリー参照を
並行に処理し得る様にすることが出来る。

その場合、ＡＣＵはＳＣＵ１４がどのＣＰＵからもメモ
リー要求を受け取って、これをメモリー中の指定された
部分に渡すことを可能にする。部分同士のインターリー
ブは、メモリーアクセスブロックサイズを、システムＣ
ＰＵに使われているキャッシュブロックのサイズに一致
させることに基づいて行なわれる． 主メモリーを形成する各ＭＭＣについての部分に基づく
構成が第２Ａ図に示されている．図示されている様に、
各ＭＭＵのデータ格納部分は、各々メモリーバンクの対
から成る部分１２４、１２６の対から成る．４個のメモ
リーバンクはそれぞれ１２８、１３０、１３２、１３４
で示されている。

該メモリーバンクはＤＲＡＭに基づいており、各々、例
えば、６４メガバイトのデータを格納することが出来る
。この様な分割式のメモリーの一般的構成は普通に使わ
れているが、該メモリーバンクのメモリーアドレスがブ
ロック境界でインターリーブされることは重要である。

この様な構成が第２Ａ図に示されており、この場合、イ
ンターリーブは６４バイトの好ましいデータブロックサ
イズについ”ζ示されている。第１ブロック（　ＢＬＯ
ＣＫＯ）は、自身に付随するバイトアドレスＯ−６３を
持っていて、第１メモリ一部分１２４の第１バンク１２
８に格納されている．バイトアドレス６４−１２７から
成る次のブロック即ち第２ブロック（ＢＬＯＣＫ　　ｌ
）は第２メモリ一部分１２６の第１メモリーバンク１３
２に格納されている．バイトアドレス１２８−１９１が
付随している第３ブロック（ＢＬＯＣＫ　　２）は第１
メモリ一部分１２４の第２メモリーバンク１３０に格納
されている。第４メモリーブロック（ＢＬＯＣＫ　　３
）にはバイトアドレス１９２−２２５が付随していて、
第２メモリ一部分１２６の第２メモリーブロック１３４
に格納されている。第５ブロック（ＢＬＯＣＫ　　４）
には２５６−３１９のバイトアドレスが付随していて、
第１メモリ一部分１２４の第１メモリーバンク１２８に
格納されている。

以降、同様である。

また、複数のメモリーモジュールから成る主メモリー３
６はアクセス制御回路１３６を備えており、この回路は
、異なる範囲のバイトアドレスに展開されたデータのブ
ロックを得るために複数のメモリーバンクに別々に且つ
同時にアクセスすることを可能にする。ＣＰＵの要求し
たデータブロックと、各ＭＭＵの部分から使用すること
の出来る対応するインターリーブされたデータブロック
との間の対応を維持するために、メモリ一部分のインタ
ーリーブの基礎を成すデータブロフクサイズは、多重処
理システムを構成する色々なＣＰＵに使われるキャッシ
ュブロックのサイズと一致する様に選択される。

ここで第３図を参照すると、ＡＣＵ内の構成要素の分解
ブロック図が示されている。ＡＣＵ論理は、マクロセル
アレイで具体化されていて、メモリーのためのデータ経
路及び制御を提供する。

ＡＣＵは、メモリー制御ＤＲＡＭ　（ＭＣＤ）モジュー
ル７２と共同して該データ経路及びメモリーモジュール
を制御する主メモリー制御（ＭＭＣ）モジュール７０を
包含する。この制御動作を提供するために、ＭＭＣ７０
及びＭＣＤ？２は、コマンド信号を交換するべく相互に
連結されると共に制御／状況（ＣＴＲＬ／ＳＴ）ライン
を通してＭＭＵ３６に連結されている．ＭＭＣ７０は、
類似の制御／状況（ＣＴＲＬ／ＳＴ）ラインによりＳＣ
Ｕｌ４と直接通信する． 第４Ａ図を参照する。ＭＭＣ７０は、データ経路につい
ての制御信号を生成する手段（ＤＡＴＡＣＴＲＬ）７７
と、アドレス経路についての制御信号を生成する手段（
ＡＤＤ　　ＣＴＲＬ）７８と、ＭＣＤ（第３図の７２）
へのＤＲＡＭｗＩＩＩコマンドを生成する手段（ＤＲＡ
Ｍ　　ＣＴＲＬ）７９と、ＳＣＵの論理部分とのコマン
ド、制御及び状況インターフェースを提供する手段（Ｃ
ＭＤ／ＳＴＣＴＲＬ　　！／Ｆ）８０全での制御ライン
についてエラー検出を行なうための手段（　ＥＲＲ．　
ＤＥ↑）８２どを含むゲートアレイモジュールである。

ＭＣＤ７２は、これに包含されるＤＲＡＭと自己試験機
能とのためのコントローラ手段を含むゲートアレイであ
る．より詳しく言えば、第４Ｂ図に示されている様に、
ＭＣＤ７２は、ＤＲＡＭについての制御タイミングを生
成する手段（　ＤＲＡＭＣＴＲＬ　　ＴＭＧ）８４と、
通常の動作中はＭＭＣへのコマンドを生成し、該システ
ムがステップモード動作をしている時にはＭＭＵへのコ
マンドを生成する手段（ＭＭＣ　　ＣＭＤ）８６と、Ｍ
ＣＤについて制御ライン上のエラー検出に対処するため
の手段（ＥＲＲ　　ＤＥＴ）８８と、詳しく後述する様
に自己試験動作を調整するためのコントローラ手段（Ｂ
　Ｉ　ＳＴ　　ＣＴＬＲ）８　９とを含む。

ＡＣＵ３　４のデータ経路部分は２個のメモリーデータ
経路モジュール（ＭＤＰ）７４、７６間に分割されてい
る（第３図を見よ）．ＭＤＰモジュールは、コマンド信
号を受け取ってこれに応答するべ＜ＭＭＣ７０に連結さ
れ、ＳＣＵとメモリーとの間のデータ転送用の適当なデ
ータラインを通してＳＣＵ１４及びＭＭＵ３６の両方に
接続されている。更に、各ＭＤＰは独立の又は代替の経
路を介してデータ転送を行なう． 第４Ｃ図に示されている様に、各ＭＤＰ７４、７６は、
データ書き込みについての検査ビットを生成する手段（
　Ｗ−ＤＡＴＥ　Ｃ｝ＩＥＣＫ　ＢＩＴＳ　）　９　０
と、データ読み出しでの単一ビットエラー（Ｓ　Ｂ　Ｅ
）を検出して訂正する手段（　ＳＢＨ　ＤＥＴ／ＣＯＲ
　》９　２と、データ読み出しでのダブルビットエラー
（ＤＢＢ）を検出する手段（ＤＢＥ　　ＤＥＴ）９４と
、受信されたデータのためのバイト組み合わせ経路を設
ける手段（ＢＩＴ　　ＰＡＴＨ　　ＧＥＮ）９６とを含
む。

以上から明らかに、システムメモリーは下記の３個の別
々の接合部でＳＣＵの制御論理にインターフェースされ
る： ｌ）全てのコマンド及び状況情報は、ＡＣＵに設けられ
たＭＭＣモジュールを通して処理される；２）全てのデ
ータ転送は、ＡＣＵに設けられていてＳＣＵに接続され
たＭＤＰモジュールの対を通して処理される； ３）行及び列アドレスを表わす情報は、ＡＣＵによる開
始でＳＣＵにより対応するＭＭ部分に中継される。

第５図を参照すると、ＳＣＵがインターフェースされる
システム主メモリーの一部を形成する主メモリー装置（
ＭＭＵ）３６のモジュール構成の略図が示されている。

前記した様に、各ＭＭＵは好ましくは４個のメモリーバ
ンク（第２Ａ図の１２８、１３０、１３２及びｌ３４》
を提供する４個のメモリーモジュール（ＭＭ）１００か
ら成る，ＡＣＵ３４は、特定のＭＭＵを通してＳＣＵを
システムメモリーと共同させる主要な手段として役立つ
が、ＡＣＵの動作はＭＭＵの特定の構成に限定されない
ことが理解されるべきである．記憶場所配分に関して、
ＭＭＵは好ましくは２個のメモリ一部分に分割され、そ
の各々は上記の様に２個のバンクを有する．ＭＭＵは単
一のメモリーサブシステムに付随する全てのＤＲＡＭを
包含し、ＤＲＡＭは４個のＭＭＩＯＯに互って論理的に
展開されるので、ＭＭＵ及びＡＣＵ間に単一のデータ経
路が支援される。斯くして、ＭＭＵの２個の部分は、該
部分が別々に作動させられても、共通のデータ経路を共
有する。各ＭＭＵ部分を構成する２個のバンクは、与え
られたメモリーコマンドについて唯一のバンクが活動す
ることが出来る様にＡＣＵによって制御される。これは
、共通のデータラインを維持しながら該部分へのアドレ
スラインを異ならせることによって達成される。一層詳
しく言えば、書き込みイネーブル信号及び列アドレス選
択信号は両方の部分に共通であるが、行アドレス選択信
号の状況（アサー卜されているかニゲートされているか
）は相異なっていて、該２部分のいずれが活動可能とさ
れるかを決定する。

好適な論理構成では、各メモリーモジュール（ＭＭ）は
主アレイカード（ＭＡＣ）モジュール１０２から成り、
ＭＡＣに差し込むことの出来る［娘アレイカードＪ　　
（ＤＡＣ）モジュール１０４の対によって追加の記憶容
量が提供される．各ＭＡＣは、面搭載ＤＲＡＭ及びその
他の所要の論理を含む拡張ヘックス（　ｈｅｘ　）モジ
ュールである．特に、ＭＡＣは、ＤＲＡＭの提供する記
憶容量に加えて次の機能、即ち、（１）書き込みデータ
バッファーの提供、（２）読み出しデータバッファ一の
提供、（３）電力不足時におけるＤＲＡＭデータの完全
性の保証、（４）２個のＤＡＣのための接続と論理支援
の提供、及び（５）ステップモード動作時のメモリーサ
イクルの制御、を提供する手段を含む。

各メモリーモジュール１０２は、その上に４個のＤＲＡ
Ｍデータ経路（ＤＤＰ）モジュール１０６を有する．第
６Ａ図に示されている様に、各ＤＤＰには、該モジュー
ルに使用される論理レベル間のレベル変換（ＥＣＬから
ＴＴＬへ、及びその逆）を処理する手段（ＬＥＶＥＬ　
　ＴＲＡＮＳ．）１０８と、読み出しデータ経路及び関
連のバフファーを提供する手段（Ｒ−ＤＡＴＡ　　ＰＡ
ＴＨ／ＢＵＦ．）１１０と、書き込みデータ経路及び関
連のバッファーを提供する手段（Ｗ−ＤＡＴＡＰＡＴＨ
／ＢＵＦ．）１　１　２と、必要な時にＤＲＡＭバイパ
ス経路を提供する手段（　ＤＲＡＭ　ＢＹＰＡＳＳ　）
１１４とが設けられている． 各メモリーモジュール１００はＤＲＡＭ制御アドレス（
ＤＣＡ）モジュール１１６も有し、このモジュールは、
第６Ｂ図に示されている様に、レヘル変換を提供する手
段（　ＬＥＶＥＬ　ＴＲＡＮＳ．　＞　１１８と、バッ
ファ一及び制御信号をＤＤＰモジュール１１０に提供す
ると共に後述のコマンド指定メモリーコマンドを包含す
る手段（ＤＤＰ　　ＢＵＦ，＆ＣＴＲＬ．）１　２　０
と、ＳＰＵ　（第２図の２２）の制御下で異なるシステ
ムタイミングモード間の転換時に接続手順（　ｈａｎｄ
ｓｈａｋｅ　ｓｅｑｕｅｎｃｅ　）を実行する手段（　
ＴＩＭＩＮＧ　ＭＯＤＥ　Ｈ−ＳＨＡＫＩＮＧ　’）　
　１　２　２とを包含する． 第７図を参照すると、ＡＣＵ　（第２図の３４）に使用
するのに適したＭＣＤモジュール７２のモジュール構成
の詳しいブロック図が示されている。

ＭＣＤはＭＭＣモジュール７０から制御コマンド及び状
況コマンドを受け取る入力ランチ／スタ−ト論理モジュ
ール２００を含む。入力ラソチ２００に供給される信号
は、ＭＣＤモジュールに制御される２個の部分（部分Ｏ
及び部分１）に向けられるコマンド（ＭＣＤ　　ＣＭＤ
Ｓ　　ＳＥＧ　　Ｏ／１）と、ＭＭＣ状況信号（ＭＭＣ
　　ＳＴＡＴ）と、特定のメモリー動作をステップモー
ド動作で行なうべきことをＭＣＤモジュールに示すステ
ップモードイネープル（ＳＭＥＮ）信号とを含む。入力
される制ｔＴｊ信号に応じて、入力ラッチ／スタート論
理モジュール２００は、アドレスＤＲＡＭの循環を開始
させるコマンド信号を含む対応する制御信号の組を生成
する． もっと詳しく言えば、部分０についてのサイクルコマン
ド信号が生成されて部分０についてのＤＲＡＭコントロ
ーラ２（１４）に提供され、部分ｌについての対応する
サイクルコマンド信号が部分１についての第２のＤＲＡ
Ｍコントローラ２０２に提供される。該サイクルコマン
ドを受け取ると、ＤＲＡＭコントローラは、ＭＭＵ内の
アドレス指定された部分の中のＤＲＡＭの動作を制御す
るのに使われる行アドレス選択（ＲＡ．Ｓ）信号と、列
アドレス選択（ＣＡＳ）信号と、書き込みイネーブル（
ＷＥ）信号とを含むＤＲＡＭｉｔｄＪ御信号を生成する
。

ＭＣＤモジュール７２は、該サブシステムを構成する色
々なモジュールの動作の完全性を試験するために自己試
験モードを通して該メモリーサブシステムが循環させら
れる時に制御及、び状況信号を生成する組み込み自己試
験（ＢＩＳＴ）コントローラ２０３も含む。即ち、Ｂｒ
ＳＴコントローラ２０３はＭＭＣ状況信号（ＭＭＣ　　
ＳＴＡＴ）及びステップモードイネープル信号（ＳＭＥ
Ｎ）を受け取って、部分０及び１について特別のステッ
プモードイネープル信号（ＳＭＥＮ　　Ｏ／ｌ）と共に
対応する自己試験コマンド信号及び状況信号を生成する
。ＢＩＳＴコントローラは、自己試験モードにおいてＭ
ＭＵ内のＤＲＡＭ動作を制御するのに使われるＲＡＳ，
ＣＡＳ，及びＷＥ信号を含むＳＭコマンドも生成する。

ステップモードコントローラ２０４がＭＣＤ７２内に設
けられて、入力ラソチ／スタート論理２００から出力さ
れたＳＭサイクルコマンド（　ＳＭＣＹＣ　　ＣＭＤＳ
）を受け取って対応するＳＭコマンドを生成するが、該
コマンドは、ＢＩＳＴコントローラ２０３から出力され
るコマンドに類似Ｉ していて、ステップモードでＭＭＵ内のＤＲＡＭ動作を
制御するのに使われるＣＡＳ，Ｒ’ＡＳ、及びＷＥ信号
を含む。ステップモードコントローラ２０４は、部分Ｏ
及び１について別々のＳＭ状況コマンド（ＳＭ　　ＳＴ
ＡＴ　　ＳＥＧ　　Ｏ／１）も生成する。ＢＴＳＴコン
トローラ２０３及びステップモードコントローラ２０４
により生成される２組のＳＭコマンドは、ＭＭＣからＭ
ＣＤへ中継されるＳＭイネーブル信号に基づいてこれら
のモジュールのいずれかからのＳＭコマンドの選択を可
能にする２；１マルチプレクサ２０５に供給される。

ＭＵＸ　（マルチブレクサ）２０５により選択されたＳ
Ｍコマンドは他の２＝１マルチブレクサ２０６に供給さ
れ、このマルチブレクサ２０６は、部分０のためのＤＲ
ＡＭコントローラ２（１４）の生成したコマンド信号を
受け取って、部分０についてのＢＩＳＴコントローラ２
０３の生成したＳＭイネーブルコマンドに基づいて入力
されたコマンドの組のいずれかの選択を可能にする。マ
ルチブレクサ２０６の出力は、ＭＭＵの部分０に基づく
ＤＲＡＭの動作を制御するためにＭＭＵに中継されるべ
き最終のＲＡＳ，ＣＡＳ，及びＷＥコマンドを表わす． 同様に、ＭＬＪＸ２０５からのＳＭコマンドは部分１の
ための２：ＩＭＵＸ２０７に供給され、このＭＵＸ　２
　０　７は、対応するＤＲＡＭコントローラ２０２の生
成したコマンド信号を受け取って、部分ｌのためのＢＩ
ＳＴコントローラ２０３の生成したＳＭイネーブルコマ
ンドに基づいて入力された２＆ｌのコマンドのいずれか
の選択を可能にする。ＭＵＸ　２　０　７の出力は、Ｍ
ＭＵの部分１に位置するＤＲＡＭの動作を制御するため
にＭＭＵに中継されるべきＲＡＳ，ＣＡＳ，及びＷＥ信
号を表わす．゛ 以上の構成は、ＭＣＤ内に配置されたＤＲＡＭコントロ
ーラ２（１４）及び２０２に基づいて通常メモリー動作
時にＭＭＵを構成する２個のＤＲＡＭに基づくメモリ一
部分の各々の制御を可能にすると共にステップモード動
作時にはＭＣＤから独立したＤＲＡＭＩＪ御を可能にす
るものである。また、この構成は、ステップモード動作
時にはＤＲＡＭ制御信号がステップモードコントローラ
２０４又はＢＩＳＴコントローラ２０３から生じること
を許すものである． ＤＲＡＭコントローラ２（１４）及び２０２は、好まし
くは、所定の入力サイクルコマンドに基づいてＤＲＡＭ
ｉ！ＩＩ御信号、即ちＲＡＳＳＣＡＳ，及びＷＥ信号を
順番に配列する状態機械の形を成す。

また、ＤＲＡＭコントローラは、好ましくは、プログラ
マプルな種類のものであって、所定の対応に従ってＤＲ
ＡＭＩＩＩ御信号のタイミングを制御することが出来、
特定の周波数がメモリーシステムクロックに使用される
．ＭＣＤ７２に制御されるＭＭＵ内の２個の部分が（第
２Ａ図のインターリ一ブ構成から明らかな通り）共通の
データ経路により連結されることに注意するべきである
。従って、矛盾無しにその共通のデータ経路の利用を可
能にするために調停又は優先順位決定論理２０８がＤＲ
ＡＭコントローラに付随する。

ＤＲＡＭコントローラ２（１４）、２０２の各々は、対
応するメモリ一部分についてのコントローラの通常メモ
リー動作を示す状況信号も生成する。これらの信号は、
ＢＩＳＴコントローラ２０３の生成したＳＭイネーブル
信号に基づいて、それぞれ、対応する２：ｌマルチブレ
クサ２０９及び２１０でＭＣＤについての自己試験状況
信号と多重化される，ＤＲＡＭコントローラの生成した
状況信号は通常メモリー動作時にはＭＭＣに中継され、
自己試験動作時にはＢＩＳＴコントローラ２０３の生成
した自己試験状況信号が使われる。

また、各ＤＲＡＭコントローラ２（１４）、２０２は書
き込み経路メモリー動作を実行するのに使われるバイパ
ス選択信号（ＢＹＰＡＳＳ　　ＳＥＬ）も生成する．こ
の信号は、メモリーに書き込まれるデータを、，同じデ
ータを読み出すためにＤＲＡＭに２度目のアクセスをせ
ずに書き込みバッファ−から直接読み出すことが出来る
様にＤＲＡＭへのアクセス経路をバイパスする様にメモ
リー書き込み経路が調整されることを可能にする。上記
した様に、バイパス選択信号は、ＭＭＵに中継されて、
ＤＲＡＭの選択された部分内に今書き込まれたばかりで
対応する書き込みバッファ一内にあるデータを、ＤＲＡ
Ｍアクセス動作を通過せずに瞬時に読み出されるべく対
応する読み出し）Ｃ−）ファーにラッチさせる． 部分サイクルコマンドを受信すると、ＤＲＡＭコントロ
ーラ２（１４）、２０２は、ＤＲＡＭから対応する入力
読み出しバッファーへのデータのラッチングをして第８
図に関して上記したデータ読み出しシーケンスを開始せ
しめる。

ここで第８図を参照すると、第６図のＤＤＰモジュール
１０６の好適なモジュール構成が一層詳細に示されてい
る。第８図に示されている様に、ＤＤＰモジュール１０
６に入る書き込みデータ（ＷＲ　ＩＴＥ　　ＤＡＴＡ）
は、ＭＭＵ内で生成された書き込み選択信号に基づいて
第１書き込みバッファ一（Ｗ　　ＢＵＦ　　Ｏ）２２０
にラッチされる。書き込まれるデータは好ましくは一時
に５ビットでクロソクされ、書き込み選択信号（　ＷＩ
？ＩＴＥＳＥＬ）は好ましくはＭＭＵモジュール内で生
成される書き込みストローブ信号（　ＷＲＩＴＥ　ＳＴ
ＲＯＢＥ　）に基づいて解読器２２１内にストローブさ
れる３ビット信号である．データ経路の好適な幅は、デ
ータラインが二重スラッシュ（／／）記号と交叉する色
々な場所に、ビット数に換算されて示されている． 入ワてくるデータの５ビット・グループを収容するため
に、書き込みバフファ−２２０は複数の５ビットラッチ
を備えている。好ましくは、４０ビットに及ぶデータを
読み出しバッファ−２２０にラフチすることが出来る様
に、８組のラッチが設けられる。入ってくるデータの各
５ビットグループは、書き込みストロープ信号により書
き込み選択信号が該解読器内にクロソクされるのに応じ
て解読器２２１が提供するロードイネーブル信号に基づ
いて、選択されたラッチの組の中にラッチされる。

第１書き込みバソファ−２２０に格納された４０ビット
のデータは、その後、ＭＭＵ内で生成されて書き込みス
トローブ信号と関連してバッファ−（Ｗ　　ＢＵＦ　　
１）２２２に提供される書き込みイネーブル信号（Ｗ　
　ＥＮ）に基づいて第２書き込みバッファ−２２２の中
にラフチされる。

次にバッファ−２２２からの書き込みデータは、レベル
変換装置２２３による適当なレベル変換（典型的には、
ＤＲＡＭに使われるＴＴＬ論理レベルから一般にメモリ
ーシステムモジュールを通して使われるＥＣＬ論理レベ
ルへの変換）後に、対応するメモリ一部分に位置するＤ
ＲＡＭに並列に転送される。

読み出しデータ経路を考慮すると、アドレス指定された
ＤＲＡＭからのデータ（　ＤＲＡＭ　ＤＡＴＡ　）は最
初にレベル変換装Ｗ２２４により両立可能な論理レベル
に変換されて２：ｌマルチブレクサ２２５に供給される
が、このマルチプレクサはメモリーへの格納前に書き込
みバッファ−２２２の生成した４０ビット書き込みデー
タも受け取る．マルチプレクサ２２５はＭＣＤモジュー
ル（第７図を見よ）の生成したＤＲＡＭバイパス信号（
ＤＲＡＭＢＹＰＡＳＳ）により指示され、バイパス信号
がアサー卜されていることが分かった時には、書き込み
バッファ−２２２の出力した書き込みデータは第１読み
出しバッフｙ−２２６に転送されてＳＣＵに中継される
。一方、若しＤＲＡＭバイパス信号がアサートされてい
なければ、マルチブレクサー２２５は、ＤＲＡＭから読
み出された４０ビットデータを、メモリーシステムがス
テップモード動作している時にはＤＣＡモジュールの生
成したステップモード読み出しイネーブル信号（　ＳＭ
Ｒ　　ＥＮ）に基づいて、通常メモリー動作時にはＭＣ
Ｄ　（第７図のブロック２０６、２０７を見よ）の生成
したバッファ−（Ｒ　　ＢＵＦ　　ｌ）２２６について
の読み出しイネーブル信号（Ｒ　　ＥＮＢｌ）に基づい
て、第１読み出しバンファ−２２６に転送する． その後、読み出しバソファ−２２６からのデータは４０
ビットデータストリームとして第２読み出しバソファ一
（Ｒ−ＢＵＦ　　Ｏ）２２７へ該バッファーについての
書き込みイネーブル信号（ＴＥＮ　　ＢＯ）に基づいて
転送される．読み出しバッファ−２２７は第１書き込み
バッファ−２２０に類似していて、ラッチの複数の組を
包含する。

ラッチの各組は、ＭＭＵの生成する読み出し選択信号と
関連する該バッファーについての読み出しイネーブル信
号に基づいて５ビットのデータを格納することが出来る
。バッファ−２２７からラッチされた４０ビットのデー
タは５ビントデータブロックとして５ビット８：１マル
チブレクサ２２８に転送され、ここからデータは５ビッ
ト出力ランチに転送され、結局は、ＭＭＵを通して中継
される読み出しストローブ信号に基づいて読み出しデー
タとしてＳＣＵに送られる。読み出しストローブ信号は
、好ましくは、ＳＣＬＪに設けられたプログラマプルな
クロックから便利に抽出することの出来る緩衝記憶され
るクロック信号である。

読み出しストローブ信号（Ｒ　　ＳＴＲＯＢＥ）は、出
力ラッチ２２９を通してＳＣＵに最初に転送されるべき
ラッチされたデータの特定の５ビットの組を特定するた
めに読み出し選択信号（ＴＳＥＬ）をマルチブレクサ２
２８の中ヘクロックする。従って、読み出し選択信号は
、メモリーコマンドに由来するシステム装置の要求した
第１カンドワードに基づいてデータをＳＣＵへ「包み」
出す態様を制御するのに役立っている．ここで第９図を
参照すると、ＭＭＵ　（第２図の３６）のメモリーモジ
ュール（第５図の１００）に使われるＤＣＡモジュール
（第５図及び第６Ｂ図）の制御信号経路２３０を略図示
する．ＤＣＡモジュールは、本質的に、ＤＲＡＭに基づ
くメモリ一部分についての制御信号を緩衝記憶すると共
に与えられたＭＭＵ装置を構成する色々なモジュールの
動作のための対応するコマンド信号を生成する手段とし
て機能する。即ち、ＤＣＡはく詳しく前述した様に＞Ａ
ＣＵ内のＭＣＤモジュールの生成した全てのＤＲＡＭ制
御信号を受け取る２：１マルチブレクサ２３１を含む。

また、マルチブレクサ２３１は、例えばステップモード
コントローラ２０４及び第７図のＢＩＳＴコントローラ
２０３の生成した非ＭＭＣ制御信号も受け取る。

ＭＣＤからのＤＲＡＭ制御信号は、レベル変換手段２３
２によって適当な論理レベルに変換された後にマルチブ
レクサ２３１に供給される。

ステップモード動作又は自己試験動作時にアサー卜され
るイネーブル信号（ＭＩＳＣ．ＥＮ）がマルチプレクサ
２３１に供給され、メモリーサブシステムが通常動作モ
ード以外のモードで作動させられている時に非ＭＣＤ　
−　ＤＲＡＭ制御信号を作動可能にするための基礎とし
て作用する。これらの信号は適当なレベル変換手段２３
３を通され、対応するメモリ一部分に加えられることが
出来る様に成る．通常動作モード時にはマルチブレクサ
２３１はＭＣＤの生成したＤＲＡＭ制御信号をその出力
として選択し、これらの信号は、その後、レベル変換さ
れて、対応するメモリ一部分に位置するＤＲＡＭに加え
られることが出来る様に成る。

ＤＣＡモジュールはレベル変換後のＭＣＯ　ＤＲＡＭ制
御信号をコマンドバッファ−２３４で受取り、このバン
ファーはステップ制御マルチブレクサ２３１を作動可能
にするコマンド、ステップモード動作時にデータ転送ラ
ンチを作動可能にするコマンド、及びＤＲＡＭによって
再生動作がなされるべきことを示す再生フラグを受け取
るコマンドを含む他のシステム制御コマンドも受け取る
。コマンドバフファ−２３４は、選択された入力コマン
ドに対応してコマンドバッファ−２３４内に格納されて
いる所定のコマンド出力に基づいてＭＣＤ及びシステム
制御コマンドを受信すると対応するコマンド出力を生成
する様に成っている。コマンドバッファ−２３４に生成
されるコマンド出力は、待機動作モードを表わす信号、
ＭＭＵ内の与えられたモジュールがメモリーサイクルの
与えられた部分で作動中であることを表わす信号、及び
メモリーサブシステムについての自己試験モードの作動
可能化を表わす，信号を含む。

第１０図を参照すると、送信モジュール２４１及び受信
モジュール２４２間を中継される制御信号又はその他の
データのエラー検査のための普通の構成２４０が示され
ている．この構成では、中継されるべきデータはラッチ
２４３にラッチされ、システムクロック（Ａクロックと
して表わされている）に基づいてランチアウトされる．
その後データは、入力された信号ビットに基づいてパリ
ティビットを生成する普通のパリテイツリー等のパリテ
イ生成器２４４により処理される．パリテイビットはデ
ータビットと組み合わされて、コネクタ２４５を通して
、送信モジュール２４１を受信モジュール２４２に物理
的に連結する手段に連結される．該連結手段は一般には
コネクタ２４５Ａを通して受信モジュール２４２に連結
されるデータ伝送ケーブル２４６である． 受信端部で受信されるデータは、一般にはＡクロックと
異なるクロック信号（ここではＢクロックとして表わさ
れている）に基づいてラッチ２４７内にラフチされる．
上記の多重処理システムでは、送信モジュールはＭＭＣ
モジュールの一部を形成し、受信モジュールはＭＣＤモ
ジュール内に位置する。ラッチ２４７の出力するデータ
は、ＤＲＡＭに加えられるべき制御信号を表わす。第１
０図に示されている様に、受信されたデータバイトを、
入力ビットを処理して単一のパリテイピットを生成する
パリテイ生成器の中にラッチすることは普通に行なわれ
ていることである。受信側パリテイビ７｝は、その後、
送信モジュールからの制御信号と共にエラー検査モジュ
ール２４９に受信されたパリテイビットと比較される。

モジュール２４９は、エラーサンプリングが伝送端部で
生成されるパリテイに同期させられることを保証するた
めにシステムクロック（Ａクロック）により作動可能に
される．若しこの比較される２個のパリテイ信号が等し
いことが見出されなければ、パリテイエラー信号が生成
されて逆に送信モジュールに中継される。

斯かる普通のシステムでは、データの伝送はＡクロソク
によって開始され、データは受信端部でＢクロソクの遷
移時に捉えられた時には妥当であることが保証される。

受信されたパリティと受信側で生成されたパリテイとの
比較は、中途でデータ遷移が生じないことを保証するた
めに、その後のＡクロックの発生時に行なわれる。

第１１図及び第１２図を参照すると、送信モジュール及
び受信モジュール間のＤ　Ｒ　Ａ　Ｍ　＊Ｉ’ｌＢ信号
を検査する本発明のエラー検査方法を具体化した構成の
ブロック図が示されている．第１１図は、適切なＤ　Ｒ
　Ａ　Ｍ　ｉｉｌＪ御信号を生成するＤＲＡＭコントロ
ーラ２５１を含む送信モジュール２５０を示す。その最
もありふれた形では、該制御信号は：（１）　２バイト
行アドレスストローブ（ＲＡＳ）信号、 ｛２｝１バイト列アドレスストローブ（ＣＡＳ）信号、
及び （３）１バイト書き込みイネーブル（ＷＥ）信号、であ
る． これらの制御信号は、送信モジュールからコネクタ２５
２を通してデータ伝送ケーブル等の物理的連結手段を介
して第１２図に示されている受信モジュールに中継され
る。

該送信モジュールは、１ビット送信パリテイ信号を生成
するためにＤＲＡＭコントローラ２５１の出力する制御
信号を処理するパリティ生成器２５３を含む。受信端部
（第１２図）で、送信モジュールからの制御信号は入力
コネクタ２５４を通して物理的連結手段から受信され、
その後、１ビット受信側パリテイ信号を生成するために
パリテイ生成器２５５によって処理される。その後、受
信側パリテイは、出力コネクタ２５６から送信モジュー
ルへ、送信モジュール及び受信モジュール間に設けられ
た同じ物理的連結手段を通して、逆向きに中継される．
受信側パリテイは入力コネクタ２５７を通して送信モジ
ュールに受信され、その後、送信側で生成されたパリテ
イと共にエラー検査モジュール２５８に供給される。エ
ラー検査モジュールは、本質的には、該２個のパリテイ
信号を比較するものであり、好ましくは、ＤＲＡＭコン
トローラ２５１の生成する制御信号の一つにより、それ
が遅延カウンター千段２５９を通して適切に遅延させら
れた後に、作動可能にされる．送信側で生成されたパリ
テイと、受信側で生成されたパリテイとの差異は、制御
された信号が送信モジュールと受信モジュールとの間で
誤って転送されたことの表示として役立ち、該計算シス
テムのためのエラー信号を生成するのに使われる。

上記の構成は、制御信号を表わすデータを受信端部で連
続的にサンプリングさせるものであり、パリテイ信号の
サンプリング時間を対応する制御信号に同期させるため
に受信モジュール内にシステムクロックを設けることを
必要としないものである。しかし、制御信号が送信モジ
ュール及び受信モジュール間の相互接続部を通過するの
に要する時間と、受信側で生成されたパリテイ信号が該
相互接続部を通過して受信モジュールから送信モジュー
ルへ中継されるのに要する時間とを調整するためにエラ
ー検査手段２５８が利用するサンプリング点を充分に遅
延させる様に遅延カウンター手段２５９が機能すること
は不可欠である。また、遅延カウンター２５９の提供す
る遅延期間は、送信モジュール及び受信モジュールでの
色々な論理レベルを通しての信号伝送から生じるクロフ
クスキューを考慮するものでなければならない．エラー
サンプリングはＤＲＡＭｍ｛２１信号の一つに基づくの
で、エラー検査モジュール２５８に供給された信号が共
に妥当で制御信号の同じ組に対応する時にエラーサンプ
リングが行なわれることを保証するために追加のクロン
クシステムを受信端部に設ける必要は無い．従って、こ
の種のエラー検査方法の主な利点は、受信モジュールで
システムクロンクを使用することの出来ないシステムに
用いるのに適していることである。また、エラー信号が
送信モジェール自体で生成されるので、検出されたパリ
テイエラー信号を受信モジュールから送信モジュールへ
中継するための専用信号ラインを設ける必要が無い。

上記のエラー検査方法は、第１図ないし第９図に関して
前記した多重処理システムに使用するのに特に適してい
る・，この方法を第１１図の多重処理システムに適用す
る時には、第１１図の送信モジュールは、それぞれＭＭ
Ｕの部分０及び１についてのＤＲＡＭ信号を生成するＤ
ＲＡＭコントローラ２（１４）及び２０２を示す第７図
に詳細に示されているＭＣＤモジュールの一部を形成す
る。この場合、ＭＭＵ内のＤＲＡＭのアドレス指定され
た部分の選択された部分への書き込み動作を促進するた
めに或る追加の制御信号も設けられるが、本発明のエラ
ー検査方法へのその統合について以下に詳しく説明をす
る。

上記の種類の多重処理システムは一般的には６４バイト
キャフシュブロツクでアクセスされるキャッシュメモリ
ーに作用する。即ち、全てのメモリー要求は、指定され
たＭＭＵへ又はｔｔｔｙＭｕから転送される必要のある
６４バイトブロックで表わされる．この構成は、実際に
はそのブロックのうちの小部分のみを読み出す必要があ
る場合でもメモリーの６４バイトブロックを検索するこ
とのある読み出し動作に便利である．しかし、メモリー
の６４バイトブロック全体に満たない部分が書き込みデ
ータのソースであると指定される書き込み動作の場合、
書き込まれるべき特定の長ワード（４バイトワード）を
特定する必要がある。これを達成するために、標準的６
４バイトメモリーアドレスは各々妥当ビットが付随する
一連の長ワードに分割され、その状態（アサートされて
いるかニゲートされているか）は、対応する長ワードが
書き込まれるべきか否かを決定する。各妥当ピントは、
該ビットが妥当である時にはＣＡＳ信号が低レベルとな
り、該ビットが妥当でない時には該信号が遷移をしない
様にＣＡＳ信号と結び付けられる。

従って、６４バイトアドレスは８個のカッドワード（８
バイトワード）に分割され、その各々はそれぞれＭＤＰ
モジュール（ＭＤＰ−０及びＭＯＰ−１）の対に対応す
る長ワード（及び付随の妥当バイト）の対から成り、該
ＭＤＰモジュールはＭＭＵ上の複数のメモリーに対応す
る。書き込まれるべきメモリーアドレスの特定の長ワー
ドを指定するために、ＭＭＣモジュールは、アドレス指
定された長ワードに伴う妥当バイトの状況を指定するマ
スクを提供する．データがメモリーに転送され得る状態
となると、ＭＭＵは各カッドヮード転送で長ワードの対
を受取り、これはメモリーモジュールについてのＭＤＰ
モジュール間で分割される．従って、アドレス指定され
た６４バイトメモリーブロック全体を転送するには８個
の別々の転送を必要とする．各転送に２個の妥当ビット
が付随しているので、１６個の妥当ビットが６４バイト
のアドレス指定されたメモリーブロックに付随している
．１個のメモリ一部分についての書き込み動作を完全に
指定するためには普通はＤＣＡモジュールに１６個の別
々のＣＡＳ制御ラインが必要とされる．従って、両方の
メモリ一部分について２個ΩＤＣＡモジュールを充分に
アドレス指定するには３２本のＣＡＳラインが必要であ
る。

アドレス指定されたメモリーデータの６４バイトブロッ
クの選択された長ワードの特定は、ＭＭＣモジュールの
生成する書き込み選択（ＷＳ）信号によって行なわれる
．ＷＳ信号は、好ましくは、３ビット信号で、ＭＭＵへ
の各データ転送に付随し、各データ転送について、書き
込まれたり書き込まれなかったりする特定の長ワードを
特定する。

好ましい実施例では、対応するＷＳ信号によって特定さ
れた長ワードが実際に書き込まれるか否かの指定は、Ｍ
ＭＣから中継されるＣＡＳマスク制御信号により便利に
行なわれる．この信号は、好ましくは、８個の転送の各
々に伴うメモリーの長ワードの状況を指定する２ビット
信号の形を取る，上記の動作は、第１１図の送信モジュ
ールにおいてＣＡＳマスク生成器２５８によって行なわ
れ、このＣＡＳマスク生成器２５８はビットマスクを生
成するために３ビットＷＳ信号及び２ビットＣＡＳマス
ク制御信号を受信する様に成っており、このビットマス
クはデータ転送に対応する８ビットを表わし、その各ビ
ットは対応するＣＡＳマスク制御信号に基づいてアサー
ト又はニゲートされる。それゆえ、ＣＡＳマスク生成器
２５９の出力は、８ビット信号であり、パリテイ生成器
２５３に供給され得、送信側パリティはＤＲＡＭ制御信
号とＣＡＳマスクビットとの組み合わせとして計算され
る。

同様に、受信モジュールはＣＡＳマスク生成器２６１を
備え、この生成器も、送信モジュールに使われているの
と同一の基礎で８ビットマスクを生成するためにＭＭＣ
からのＣＡＳマスク制御信号及びＷＳ信号を受信する様
に成っている。受信端部の８ビットマスクはＣＡＳマス
クレジスター２６２に格納され、そこから該８ビットは
コネクタ２５６を通して対応ずるＤＲＡＭ部分に中継さ
れる前にＤＲＡＭ！ＩＩ御信号と関連して組み合わせモ
ジュール２６３によって処理される。ＣＡＳマスク制御
信号は２ビントであるので、４種類の方法のいずれかで
ＣＡＳマ・スクレジスタービットを処理することが出来
る．該制御信号は、ＴＩＩＷＳ信号により選択された長
ワードに対応する特定のビットを、咳長ワードが書き込
まれる様にセットされるものと指定し、 （２）書き込み選択信号により指定された長ワードに対
応するビットを、該長ワードが書き込まれない様にクリ
アされるものとして指定し、（３１ＣＡＳマスクレジス
ター内の全てのビットを、セットされるものと指定し、
これにより該データ転送に付随する全ての長ワードを書
き込まれるものと指定し、又は ｆ４）ＣＡＳマスクレジスター内の全てのビットをクリ
アされるものと指定し、これにより該データ転送に付随
する長ワードのいずれもが書き込まれるべきでないと指
定することが出来る。

ここで第１３図を参照すると、第１２図に示されている
受信モジヱールに使用するＣＡＳマスク生成器２６１及
びＣＡＳマスクレジスター２６２の動作を具体化する好
適な構成が示されている。

更に、ＣＡＳマスク生成器２６１は第１１図のＣＡＳマ
スク生成器２６０と類似している。

第１３図に示されている様に、ＭＭＣモジュールから受
信される２ビットＣＡＳマスク制御信号を受け取る解読
器２７０が設けられている．該解読器は、本質的に、対
応する長ワードの書き込み状況を表わす対応ビットをセ
ットするべきかクリアするべきかを指定するために、各
データ転送で受信される各２ビット信号に対して２−４
解読動作を行なう。一層詳しく言えば、解読器２７０は
ＣＡＳマスク制御信号を下記の４個の信号、即ち、（１
》　　対応するＣＡＳマスクビットを１に等しい値にセ
ットされるものと指定するｒＳＥＴ　ＢＩＴ　Ｊ信号、 （２）対応するＣＡＳマスクビットをＯに等しい値にセ
ットされるものと指定するｒＣＬＥＡＲＢＩＴＪ信号、 （３）全てのＣＡＳマスクビットを１に等しい値にセッ
トされるものと指定するｒＳＥＴ　　ＡＬＬＪ信号、及
び （４）全てのＣＡＳマスクビットを０に等しい値にセッ
トされるものと指定するｒｃＬＩ！ＡＲ　ＡＬＬ　Ｊ、
のうちの一つに解読する。

同様に、３バイト書き込み選択信号を受信して、これを
、対応するＣＡＳマスク信号の指定するビット動作で処
理されるべきＣＡＳマスクレジスター内の特定のビット
を指定する８個の信号のうちの１個に解読する解読器２
７１が設けられている．解読器２７０、２７１の生成す
る信号に基づいてＣＡＳマスクビットを生成する目的で
複数のフリップフロップ（Ｆ／Ｆ）装置２７２が付随の
論理と共に設けられている．各ＣＡＳマスクピントを生
成するために単一のＦ／Ｆ装置が設けられている。例え
ば、Ｆ／Ｆ装置２７２Ａは、ＣＡＳマスクのビット０を
生成し、その「ＳＥＴ」入力は、ビット０に対応する。

ｒＳ．ＥＴ　　ＢＩＴＪ信号とｒＳＥＴ　　ＡＬＬＪ信
号とを入力として受信するＯＲゲート２７３の生成する
出力信号により駆動される．該Ｆ／Ｆ製造のｒｃＬＥＡ
ＲＪ入力は、ビフト０に対応するｒＣＬＥＡＲ　　ＢＩ
ＴＪ信号と解読器２７０の生成するｒＣＬＥＡＲ　　Ａ
ＬＬＪ信号とを入力として受信する第２のＯＲゲート２
７４の出力によって駆動される．該Ｆ／Ｆ装置のｒＳＥ
ＬＥＣＴＪ入力は、解読器２７１の生成するビットＯに
対応する。ｒｓＥＬＥｃＴ　ＢＩＴＪ信号により駆動さ
れる。この構成により、ＣＡＳマスクのビ７ＦＯがＭＭ
Ｃから受信されるＷＳ信号に基づいて選択され、ＭＭＣ
から受信されるＣＡＳマスク制御信号に基づいてセント
又はクリアされることが保証される。この様にＦ／Ｆ装
置２７２Ａから生成されたビットはビット０としてＣＡ
Ｓマスクレジスター２６２に格納される．ＣＡＳマスク
を構成する残りの７ビットの各々について同様の論理構
成が設けられており、各Ｆ／Ｆ装置の出力ビットは、結
局は、対応するデータ転送がＭＭＣからＭＭＵへ行なわ
れてゆくに従ってＣＡＳマスクレジスター２６２に格納
されてゆく。アドレス指定された６４バイトメモリーブ
ロックに対応する全てのデータ転送が行なわれた後、Ｃ
ＡＳマスクレジスター２６２に格納されている８ビット
ＣＡＳマスクを対応するＤＲＡＭ部分に中継することが
可能となる。

第１４図を参照すると、第１１図及び第１２図のパリテ
イ生成手段２５３についての好適な論理構成が示されて
いる．このパリティ生成構成は、入力信号を排他的ＯＲ
　（Ｘ−ＯＲ）ゲートの多レベルアレイを通して処理し
て単一のパリテイビットを生成する様に成っているＸ〜
ＯＲパリティッリーである。一層詳しく言えば、ＲＡＳ
信号の２ビットは入力としてＸ−ＯＲゲ〜ト２８０に供
給され、それぞれＣＡＳ信号及びＷＥ信号に対応するビ
ット信号は入力として他のＸ−ＯＲゲート２８１に供給
される．ＣＡＳマスクを構成するビントの各々は別々の
入力としてそれぞれＸ−ＯＲゲート２８２−２８５に供
給される。詳しく言うと、ＣＡＳマスクビットＯ及びｌ
は人力としてゲー｝２８２に供給され、ＣＡＳマスクビ
ット２及び３は人力としてゲート２８３に供給され、ビ
ント４及び５は入力としてゲート２８４に供給され、Ｃ
ＡＳマスクビット６及び７は入力としてゲート２８５に
供給される。Ｘ−ＯＲゲート２８〇一２８５の第１レベ
ルの生成する出力は、ゲート２８６、２８７及び２８８
から成る第２レベルのＸ−ＯＲゲートと、ゲート２８９
−２９０から成る第３レベルにより、最後にＸ−ＯＲゲ
ート２９１を通して順次に処理され、ゲート２９１の出
力は送信モジュール及び受信モジュールの生成するパリ
テイ信号の比較に使われる最終のパリテイビットを表わ
す． 第１５図を参照すると、第１１図のエラー検査モジュー
ル２５８のブロック図が示されている。

エラー検査モジュールは、本質的には、第１５図に示さ
れているＤ型フリフプフロップ等の適当なフリップフロ
７ブ構成に基づ《多入力スキャンランチ２９５から成る
．該ランチへのｒＤＡＴＡＪ人力には、送信側パリテイ
及び受信側パリテイを表わす信号を入力して受信するＸ
−ＯＲゲート２９６の出力が供給される．該ランチのｒ
　ＨＯＬＤ　Ｊ入力は、エラー検査プロセスが行なわれ
るべきか否かを示す２状態ラインとして作用する。サン
プリング期間は、ラッチ２７５の「クロック」入力を供
給するクロック信号によって決定される。

ラッチ２９５の出力は、ラッチの入力におけるデータに
直接対応し、従って、比較されたパリテイ信号が等しく
ない時には高レベルとなって、エラーの存在を示す．保
持入力は、エラーが存在する時には後続のクロフク遷移
で状態を変える：さもなければ無エラー状態が保持され
る。スキャンラッチ２９５に供給されるｒＳＥＬＪ信号
は、エラーサンプリングが行なわれる正確な時刻を特定
し、遅延／カウンター装置２９７（第１５Ａ図）を通し
てＣＡＳ信号に結合されており、該遅延／Ｉ カウンターは、ＣＡＳ信号の遷移により作動させられて
、これに応じて、システムクロツクサイクルによる所定
遅延期間後にｒＳＥＬＪ信号を作動させる。従って、上
記の構成は、ＣＡ，Ｓ信号の遷移を基準として正確に所
定遅延期間後に送信側パリティ及び受信側パリテイの比
較７２１１１ちパリティ検査が行なわれることを保証す
るものである。次に、パリティ検査プロセスの完全性を
保証する上での遅延期間の重要性について以下に説明を
する。

第１６図を参照すると、第１２図の受信モジュールの組
み合わせ装置２６３についての好適な論理構成の略図が
示されている。前述した様に、組み合わせ装置の本質的
機能は、ＭＭＣとＭＭＵとの間で行なわれるデータ転送
に付随するメモリーの各長ワードに対応して生成される
ＣＡＳマスクビットに基づいてＤＲＡＭ制御信号を処理
することである。８個のデータ転送の各々により参照さ
れる単一のカソドワードは２個の別々の長ワードを指定
し、その各々は、対応するメモリーモジュールに配置さ
れた２０個のＤＲＡＭのブロックに対応する。従って、
ＣＡＳマスクの各ビットは結局は２０個のＤＲＡＭの対
応するブロックの状況を表わし、ＤＲＡＭ制御信号と組
み合わされてこれらのＤＲＡＭの各々に加えられなけれ
ばならない。１ビットＷＥ信号はＤＲＡＭのブロックに
直接加えられ、ＣＡＳマスクとは無関係に、ＤＲＡＭが
読み出されるのか書き込まれるのかを示す。２ビソｌ−
ＲＡＳ信号は同様にＤＲＡＭのブロックに直接加えられ
、一般にＤＲＡＭの内部メモリーサイクルを開始させ、
ＤＲＡＭタイミングのための内部ＤＲＡＭコントローラ
を始動させ、指定された行アドレスにストローブする；
これらの動作はＲＡＳ信号によりＣＡＳマスクビットと
は無関係に行なわれる。

しかし、ＣＡＳ信号は、書き込まれるものとして特定さ
れた特定の長ワードを表わす特定のＤＲＡＭブロックを
特定する基礎として使われるので、ＣＡＳマスクビット
と関連してＤＲＡＭブロックに加えられる。また、ＣＡ
Ｓ信号は、対応する列アドレスでストローブするという
標準的ＤＲＡＭ制御動作を行なう。第１６図に示されて
いる様に、ＷＥ信号及びＲＡＳ信号は、データ転送に対
応するＤＲＡＭブロックの各々に直接加えられる。

ＣＡＳ信号はレジスター２６２からＣＡＳマスクのビフ
トＯも受信するＯＲゲート３（１４）に入力として供給
され、ゲート３（１４）の出力は、第１データ転送に対
応するＤＲＡＭのブロックに加えられる最後のＣＡＳ信
号として供給される。従って、最後のＣＡＳ信号は、Ｃ
ＡＳマスク内の対応するビットの状況に基づいてアサー
トされたリアサー卜されなかったりする。同様に、ＤＲ
ＡＭの対応するブロックに加えられる最後のＣＡＳ信号
を生成するためにＣ．ＡＳマスクの残りの各ビットはＣ
ＡＳ信号と組み合わされて対応するＯＲゲート３０２−
３０８に入力として供給される。

第１７図を参照すると、一般的にはＤＲＡＭに基づくメ
モリー装置の動作を制御するのに使われるＤＲＡＭ制御
信号の相対的遷移を表わすタイミング図が示されている
。同図に示されている様に、ＲＡＳ信号は最初に遷移を
する信号であり、メモリーサイクルが書き込みをする様
に指定されているか読み出しをする様に指定されている
かによってそれぞれアサートされたリアサー卜されなか
ったりする．ＣＡＳ信号はＲＡＳ遷移から２システムサ
イクル後に遷移をし、ＷＥ信号はＣＡＳ遷移の前に状態
を変える。従って、エラーサンプリングに適当な時は、
他のＤＲＡＭｆｌｉ１１′４′Ｂ信号も該サイクルに遷
移した時はＣＡＳから幾分後の時点である。エラーサン
プリングが対応するパリティ信号に対して行なわれるこ
とを保証するために、ＣＡＳ遷移とその後のエラーサン
プリングとの間に経過する時間が、制御信号が送信モジ
ュールから受信モジュールに中継されることを可能にす
ると共に受信側パリティが受信モジュールから送信モジ
ュールに中継されることを可能にするのに充分な長さを
持っていなければならないことは重要なことである．モ
ジュール自体の中に配置された論理を通しての被制御信
号の伝送に伴う内部クロフクスキューは考慮に入れられ
る． 送信モジュール及び受信モジュールを連結するデータ伝
送ケーブルの全長に亘る該２モジュール間の経路を両方
向に制御信号が通過するのに最大でほぼ２システムサイ
クルの時間を要すること、並びに、内部クロックスキュ
ーを考慮するのに最大でほぼ１システムサイクルの期間
を要することを考慮して、遅延期間をＣＡＳ遷移後の少
なくとも３システムサイクルであると指定することが好
ましい。従って、送信側パリティと受信側パリティとの
照合（第１７図のサンプル点５２を見よ）は、ＣＡＳ遷
移が起こる毎に、３システムサイクルの期間だけ遅れた
時点で行なわれる。一層詳しく言えば、第１５図Ａの遅
延カウンター２５９は、その入力のＣＡＳ信号が遷移し
てから正確に３システムサイクル後に選択信号を作動さ
せる様にセットされる。

以上から明らかに、本発明のエラー検査方法は、データ
伝送ケーブル等の物理的相互接続物によって分離された
システムモジュール間を伝送されるＤＲＡＭ制御信号の
節単で効率的なエラー検査方法を提供するものである。

パリテイ検査を受信端部で行なう普通の方式と較べて、
本発明の方法はパリテイ検査を送信端部で行ない、パリ
テイエラーを示すのに追加の信号ラインを１本だけ必要
とする。受信側パリテイは対応する制御信号の受信後直
ちに生成されて送信モジュールに送られるので、ラッチ
等の手段や、送信側で生成されたパリティを格納するた
めの記憶手段を作動可能にするのに要する制御回路を受
信端部に設ける必要がない．本エラー検査方法は、パリ
テイ信号の生成及び検査を対応する制御信号と同期させ
るために受信端部にシステムクロック信号を設ける必要
を無くすものである． 本発明は、エラーの存在を送信端部自体で監視するもの
であり、従って制御受信側から制御送信側へのパリティ
ライン上の［膠着状［Ｊ（“ｓｔｕｃｋ−ａｔ″ｃｏｎ
ｄｉｔｉｏｎｓ）の検出を可能にするものであることも
当業者には明らかであろう。この様な「膠着」状態は、
制御受信側が、エラーがその端部で検出された時に限っ
て送信側に信号を送る普通の方法を使って検出すること
の出来ない状態である。

本発明は、色々な長さのケーブル及びブロック周波数を
介してシステムモジュール間を伝送されるＤＲＡＭ制御
信号のエラー検査をするのにも通しており、そのエラー
サンプリング手１頌は、システムモジュール間の制御信
号及びパリティ信号の中継並びに該モジュールに固有の
クロツクスキューに伴う伝送遅れを考慮するものである
。

【図面の簡単な説明】

第１図は、本発明のエラー検査方法を有利に使うことの
出来る複数のＳＣＵ制御システム装１から成る多重処理
システムの略ブロック図である。 第２図は、本発明によるＳＣＵ及びシステムメモリー間
の通信リンクとして役立つメモリーサブシステムのブロ
ック図である。 第２Ａ図は、ブロック境界でのメモリ一部分のインター
リーブを示す好適なメモリー構成のブロック図である． 第３図は、ＳＣＵ及びシステムメモリー間でインターフ
ェース動作を行なうアレイ制御装置（ＡＣＵ）のモジュ
ール構成の分解図である。 第４Ａ図は、ＡＣＵモジュール内に使われる主メモリー
制御（ＭＭＣ）モジュールを示すブロック図である． 第４Ｂ図は、ＡＣＵモジュール内に使われるメモリー制
′ａＤＲＡＭ（ＭＣＤ）モジュールを示すリーデータ経
路（ＭＤＰ）モジュールを示すブロフク図である。 第５図は、ＳＣＵ及びメモリー間にインターフェースを
提供する第３図及び第４図のＡＣＵに使う主メモリー装
置（ＭＭＵ）のモジュール構成を示す略図である。 第６Ａ図は、主メモリ装ｉｆｆ　（ＭＭＵ）のメモリー
モジュールに使われる種類のＤＲＡＭデータ経路（ＤＤ
Ｐ）モジュールのブロック図である。 第６Ｂ図は、主メモリ装置（ＭＭＵ）のメモリーモジュ
ールに使われるＤＲＡＭ制御・アドレス（ＤＣＡ）モジ
ュールのブロック図である。 第７図は、第３図及び第４図のＡＣＵのＭＣＤモジュー
ルのモジュール構成を詳しく示すプロ・ノク図である。 第８図は、第６Ａ図に示されているＤＤＰモジュールの
モジュール構成を示す図である。 第９図は、第５図のメモリーモジュールに使われるＤＣ
Ａモジュールの内部の制御信号経路を示す略図である。 第１０図は、受信端部でのパリテイ検査によってエラー
検査を行なう従来の構成を示す略図である。 第１１図及び第１２図は、送信モジュール及び受信モジ
ュール間でＤ　Ｒ　Ａ　Ｍ　＃ＩＨＢ信号を中継する本
発明のエラー検査方法を実施する構成における送信モジ
ュール及び受信モジュールの好適な実施例をそれぞれ示
すブロック図である。 第１３図は、第１１図及び第１２図に示されているＣＡ
Ｓマスク生成器の好適な論理構成を示す図である。 第１４図は、第１０図のパリテイ生成手段の好適な論理
構成を示す図である。 第１５図及び第１５Ａ図は、第１０図のエラー検査モジ
ュールの好適な論理構成を示す図である。 第１６図は、ＤＲＡＭ制御信号を、該信号がＤＲＡＭに
中継される前にＣＡＳマスクビントと組み合わせる好適
な構成を示す図である。 第１７図は、ＤＲＡＭ制御信号の相対遷移を示すタイミ
ング図である。 ＦＩＧ　　５ ＦＩＧ６Ａ ＦＩＧ６Ｂ ＤＲＡ：ｌｊ制ｔ君号 ＦＩＧ．１５ ＦＩＧ．１５Ａ カウント開始

Claims (20)

【特許請求の範囲】
1. （１）送信モジュールと受信モジュールとの間を伝送さ
   れるデータのエラーを検出するエラー検査方法であって
   、 該送信モジュールで前記データについてパリテイ信号を
   生成し、 前記データを前記送信モジュールから前記受信モジュー
   ルに伝送し、 前記受信モジュールで受信されたデータについてパリテ
   イ信号を生成し、 前記の受信側で生成されたパリテイ信号を前記受信モジ
   ュールから前記送信モジュールに伝送し、 送信モジュールにおいて、受信側で生成されたパリテイ
   信号を送信側で生成されたパリテイ信号と比較して、前
   記パリテイ信号が等しくないことが分かった時にはエラ
   ー信号を生成するステップから成ることを特徴とするエ
   ラー検査方法。
2. （２）前記データは、前記送信モジュールから前記受信
   モジュールに送られる制御信号を包含し、前記のパリテ
   イ信号の比較は、前記制御信号のうちの選択された一つ
   の遷移から所定長さの遅延時間後に行なわれることを特
   徴とする請求項１に記載のエラー検査方法。
3. （３）前記制御信号は、ダイナミックランダムアクセス
   メモリー（ＤＲＡＭ）へのアクセスを制御することを特
   徴とする請求項２に記載のエラー検査方法。
4. （４）前記制御信号は前記送信モジュールから前記受信
   モジュールへ或る長さのデータ伝送ケーブルを介して伝
   送され、前記所定長さの時間は、（１）前記制御信号を
   前記送信モジュールから前記受信モジュールへ伝送する
   のに要する時間と、（２）前記受信側で生成されたパリ
   テイ信号を前記受信モジュールから前記送信モジュール
   へ伝送するのに要する時間との和より長いことを特徴と
   する請求項２に記載のエラー検査方法。
5. （５）前記データの伝送はシステムクロックに同期させ
   られ、前記所定長さの時間は前記システムクロックの少
   なくとも３サイクルであることを特徴とする請求項４に
   記載のエラー検査方法。
6. （６）ダイナミックランダムアクセスメモリー（ＤＲＡ
   Ｍ）についての制御信号の、システムクロックの選択さ
   れたサイクルに対するエラーを検出するエラー検査方法
   であって、前記制御信号は送信回路と受信回路との間を
   或る距離に亘って伝送され、前記制御信号は、行アドレ
   スストローブ（ＲＡＳ）信号と、列アドレスストローブ
   （ＣＡＳ）信号と、書き込みイネーブル（ＷＥ）信号と
   を含み、前記方法は、 前記制御信号についてのパリテイ信号を送信回路で生成
   し、 該制御信号を前記送信回路から前記受信回路へ送り、 その受信された制御信号についてパリテイ信号を前記受
   信回路で生成し、 前記の受信側で生成されたパリテイ信号を前記受信回路
   から前記送信回路へ送り、該受信回路で、該受信側で生
   成されたパリテイ信号を該送信側で生成されたパリテイ
   信号と比較して、前記パリテイ信号が等しくないことが
   分かった時にはエラー信号を生成するステップから成り
   、前記パリテイ信号の前記比較は、前記ＲＡＳ信号及び
   ＣＡＳ信号のうちの選択された一つの遷移から前記シス
   テムクロックの所定サイクル数の遅延時間後に行われる
   ことを特徴とするエラー検査方法。
7. （７）前記のＲＡＳ信号及び前記ＣＡＳ信号のうちの前
   記の選択された一つは前記ＣＡＳ信号であることを特徴
   とする請求項６に記載のエラー検査方法。
8. （８）前記制御信号は前記送信回路から前記受信回路へ
   或る長さのデータ伝送ケーブルを介して送られ、前記遅
   延時間は、（１）前記制御信号を前記送信モジュールか
   ら前記受信モジュールへ送るのに要する時間と、（２）
   前記受信側で生成されたパリテイ信号を前記受信回路か
   ら前記送信回路へ送るのに要する時間との和より長いこ
   とを特徴とする請求項６に記載のエラー検査方法。
9. （９）前記遅延時間は、前記システムクロックの少なく
   とも３サイクルの時間であることを特徴とする請求項８
   に記載のエラー検査方法。
10. （１０）送信回路と、受信回路と、前記送信回路及び前
    記受信回路を接続して前記送信回路と前記受信回路との
    間でデータを伝送するデータリンクとから成るデータ伝
    送システムであって、前記送信回路は、前記データを前
    記データリンクを介して前記受信回路へ送る手段と、前
    記送信回路により前記受信回路へ送られるデータのパリ
    テイを決定するパリテイ生成器とを含み、前記受信回路
    は、前記データリンクからデータを受け取る手段と、前
    記データリンクから受け取ったデータのパリテイを決定
    するパリテイ生成器とを含み、 前記受信回路は、パリテイ信号を前記送信回路へ送る手
    段を含み、前記パリテイ信号は、前記受信回路に含まれ
    るパリテイ生成器により決定されたパリテイを示し、 前記送信回路は、前記受信回路の送った前記パリテイ信
    号を受信する手段と、前記パリテイ信号の示すパリテイ
    を前記送信回路内の該パリテイ生成器の決定したパリテ
    イと比較して、該パリテイ信号の示すパリテイが該送信
    回路内の該パリテイ生成器の決定したパリテイと同じで
    なければエラーを示す手段とを含むことを特徴とするデ
    ータ伝送システム。
11. （１１）前記データは制御信号を含み、前記比較手段は
    、前記制御信号の遷移から所定遅延時間後に、先に伝送
    されたデータのパリテイの比較を可能にする手段を含む
    ことを特徴とする請求項１０に記載のデータ伝送システ
    ム。
12. （１２）前記制御信号は、ダイナミックランダムアクセ
    スメモリー（ＤＲＡＭ）についての列アクセスストロー
    ブであることを特徴とする請求項１１に記載のデータ伝
    送システム。
13. （１３）前記遅延時間は、（１）前記制御信号を前記送
    信回路から前記受信回路へ送るのに要する時間と、（２
    ）前記の受信側で生成されたパリテイ信号を前記受信回
    路から前記送信回路へ送るのに要する時間との和より長
    いことを特徴とする請求項１１に記載のデータ伝送シス
    テム。
14. （１４）前記送信回路の前記送信手段はシステムクロッ
    クに同期させられており、前記遅延時間は前記システム
    クロックの少なくとも３サイクルの時間であることを特
    徴とする請求項１１に記載のデータ伝送システム。
15. （１５）前記データはダイナミックランダムアクセスメ
    モリー（ＤＲＡＭ）へのアクセスを制御する制御信号を
    含み、前記データリンクは、前記制御信号を伝送するた
    めのデータラインを含む複数の並列データラインを含む
    ことを特徴とする請求項１０に記載のデータ伝送システ
    ム。
16. （１６）前記制御信号は、行アドレスストローブ（ＲＡ
    Ｓ）信号と、列アドレスストローブ （ＣＡＳ）信号と、書き込みイネーブル（ＷＥ）信号と
    を含むことを特徴とする請求項１５に記載のデータ伝送
    システム。
17. （１７）前記比較手段は、前記制御信号のうちの選択さ
    れた一つの遷移から所定遅延時間後に、先に送られたデ
    ータの比較を可能にする手段を含むことを特徴とする請
    求項１６に記載のデータ伝送システム。
18. （１８）前記制御信号のうちの前記の選択された一つは
    前記列アドレスストローブ（ＣＡＳ）信号であることを
    特徴とする請求項１７に記載のデータ伝送システム。
19. （１９）前記の所定時間は、（１）前記制御信号を前記
    送信回路から前記受信回路へ送るのに要する時間と（２
    ）前記の受信側で生成されたパリテイ信号を前記受信回
    路から前記送信回路へ送るのに要する時間との和より長
    いことを特徴とする請求項１７に記載のデータ伝送シス
    テム。
20. （２０）前記送信回路内の前記送信手段はシステムクロ
    ックに同期させられており、前記所定時間は前記システ
    ムクロックの少なくとも３サイクルの時間であることを
    特徴とする請求項１７に記載のデータ伝送システム。