JPH02205964A

JPH02205964A - 書込み―読出し／書込み―パス記憶装置のサブシステム・サイクル

Info

Publication number: JPH02205964A
Application number: JP1166501A
Authority: JP
Inventors: Kumar Chinnaswamy; クマー　チナスワミー; Michael A Gagliardo; マイケル　エイ　ガグリアルド; John J Lynch; ジョン　ジェイ　リンク; James E Tessari; ジェイムズ　イー　テッサリ
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1989-01-27
Filing date: 1989-06-28
Publication date: 1990-08-15
Anticipated expiration: 2009-06-01
Also published as: EP0379769B1; CA1323446C; DE68928343D1; EP0379769A3; JPH0642230B2; DE68928343T2; ATE158661T1; EP0379769A2; US5185875A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はデジタル・コンピュータ記憶域制御システムに
関し、とくにシステム制御装置（ＳＣＵ）と多重中央処
理装置（ＣＰ　Ｕ）を備えたデジタル・コンピュータ・
システムにおいて中央処理装置（ＣＰ　Ｕ）から中央処
理装置（ＣＰ　Ｕ）へのデータ転送のための多重動作指
令を導びく方法と装置に関する。

関連する主記憶装置と独立した多重ＣＰＵとを備え、そ
れぞれのＣＰＵが固有の関連ライトバック・キャッシュ
・メモリを有するＳＣＵを備えたデジタル・コンピュー
タ・システムにおいて、ＳＣＵの主記憶装置に記憶され
たデータが、ＣＰＵの１つにより現在的なデータが入力
されて、関連するＣＰＵのキャッシュ・メモリ内に記憶
されたために無効になることがある。選択されたデータ
を要求するシステム内のＣＰＵはＳＣＵの主記憶装置内
に記憶された被要求データのバージョンが最も現在的な
バージョンであるか否かを判定しなければならず、そう
でない場合は、最も現在的なバージョンが記憶されてい
るＣＰＵのキャッシュ・メモリの記憶位置を発見しなけ
ればならない。

この目的のため、ＳＣＵにはＳＣＵの主記憶装置内に記
憶された被要求データが無効になったか否かを指示する
キャッシュ・コンシステンシ装置（ＣＣＵ）を備えたデ
ータ記憶位置ディレクトリと被要求データのリフレッシ
ュされたバージョンのためのＣＰＵキャッシュ・記憶位
置とを備えることができる。

データ要求ＣＰＵに別のＣＰＵのキャッシュ・メモリ内
に記憶されたデータを供給するため、従来は被要求デー
タの最も現在的なバージョンが位置しているＣＰＵめキ
ャッシュ・メモリのデータを読出し、読出されたデータ
を再度ＳＣＵに転送してから、受取られたデータをＳＣ
Ｕの主記憶装置内に書込んで、受取られたデータがＳＣ
Ｕの主記憶装置内に既に記憶されている被要求データの
より現在的でないバージョンと置換えられるようにする
ことが必要だった。位置指定されたＣＰＵから受取られ
たリフレッシュされたデータがＳＣＵの主記憶装置に書
込まれた後、リフレッシュされたデータを要求ＣＰＵへ
と転送可能であるようにＳＣＵの主記憶装置が読出され
る。

しかし、前述の手順は記憶装置読出しの待ち時間をかな
り要する。何故ならば、ＳＣＵは先ずそこに転送された
リフレッシュされたデータを記憶装置内に入れるために
「書込み」指令によって書込みサイクルを開始し、ＳＣ
Ｕの主記憶装置内に書込まれた被要求データの最も現在
的なバージョンを要求ＣＰＵに転送するために同じデー
タ・アドレスについて「読出し」指令によって読出しサ
イクルを開始しなければならないからである。このよう
に、被要求データがＳＣＵを介して別のＣＰＵのキャッ
シュ・メモリから要求ＣＰＵへと転送されるごとに２つ
の完全なＳＣＵ主記憶装置の動作サイクルが必要である
。

本発明は単一の指令で２つの動作を同時に結合させる新
規のサイクルを利用して、被要求データがＳＣＵを介し
て位置指定されたＣＰＬＩのキャッシュ・メモリから要
求ＣＰＵに転送されるときの記憶装置読出しの待ち時間
を最小限に短縮するものである。このような新規のサイ
クルは「書込み一読出し」サイクル及び「書込み一パス
」サイクルと呼ぶことができる。「書込み一読出し」サ
イクルによってＳＣＵは同じアドレスで並行して書込み
サイクルと読出しサイクルを実行することができる。「
書込み一パス」サイクルによってＳＣＵはＣＰＵから受
取ったデータを書込み、かつ−サイクルで同じデータを
並行して別のＣＰＵへとパスすることができる。「書込
み一読出し」及び「書込み一パス」サイクルは単一の指
令によって開始される。

次に添付図面を参照しつつ本発明の実施例を詳細に説明
する。

図中、同一の参照番号は同一の又は対応する部品を示し
、第１図は本発明を組込れるのに適した代表的なデジタ
ル・コンピュータ・システム２を示している。このシス
テム２は関連するＳＣＵの主記憶袋Ｗ６とＳＣＵのデー
タ記憶位置ディレクトリ８とを有するシステム制御装置
（ＳＣＵ）４を備えている。ディレクトリ８はＳＣＵの
主記憶装置６からの任意の被要求データアドレスについ
て、ＳＣＵの主記憶装置６のデータが公知の実現態様に
よってシステム２内のいずれかの被要求データのより現
在的なバージョンによって置換えられたか否かを指示す
るキャッシュ・コンシステンシ装置（ＣＣＵ）１０を備
えている。

５ＣＵ４は通例では個々の関連データ母線リンク１４を
経て複数個の独立した中央処理装置（ＣＰＵ）に相互接
続されている。ＣＰＵ１２のそれぞれの１つはライトバ
ック・キャッシュ１６と制御装置１８と入力／出力（Ｉ
ｌｏ）装置２０とを有している。

公知のとうり、ＣＰｔＪ１２は関連するキャッシュ１６
内に個々にデータを受取りかつ記憶することができる。

このデータはＳＣＵの主記憶装置６内に存在することは
できず、又はＳＣＵの主記憶装置６内に記憶されたデー
タのリフレッシュされた（より現在的な）バージョンを
含むことができる。従来の技術に基づいて更に、個々の
ＣＰＵ１２内に書込まれたデータのアドレスはＳＣＵの
データ記憶位置ディレクトリ８内に記憶されるように５
ＣＵ４に転送され、ＣＣＵＩＯはＣＰＵのキャッシュ１
６の１つ内でより現在的なバージョンによって置換えら
れたＳＣＵの主記憶装置６のデータがどれであるかを指
示する。

５ＣＵ４を介してＣＰＵ１２の１つからＣＰＵ１２のう
ちのデータ要求する１つへのデータ転送プロセスの一部
として、被要求データの最も現在的なバージョンを別の
１つのＣＰＵ１２から要求する１つのＣＰＵ１２へと転
送するだけではな（、同時にＳＣＵの主記憶装置６を更
新し、一方、ＳＣＵのディレクトリ８に対してＳＣＵの
主記憶装置が目下被要求データの最も現在的なバージョ
ンを有している旨を登録することが強く望まれる。

このようにして、同一のデータ用の追加要求が、ＣＰＵ
１２の１つが被要求データを更にリフレッシュするまで
ＳＣＵの主記憶装置６から読出されることができる。

しかし従来の技術に基づく転送されたデータによりＳＣ
Ｕの主記憶装置６をリフレッシュする前述のプロセスは
一般に少なくとも２つの異なる指令を実行することを含
んでいる。すなわち、選択されたアドレスで５ＣＵ４に
よって受取られる転送されたデータを書込む「書込み」
指令と、その後に続く同一アドレスにおける「読出し」
指令の実行である。このような２つの異なる指令を使用
することによってＳＣＵ主記憶装置６用の２つの完全な
データ転送タイミング・サイクルの実行が必要になり、
それにより単一サイクルのデータ転送動作に対して記憶
装置読出し待ち時間が少なくとも２倍になる。

本発明はＣＰＵｌＺ間での被要求データの転送プロセス
の動作サイクルを結合し、同時に転送されたデータをＳ
ＣＵの主記憶装置６に記憶することによってＳＣＵの主
記憶装置用の２つの別個の指令及び２つの完全なデータ
転送タイミング・サイクルを必要とする場合の記憶装置
読出しの待ち時間を短縮するものである。

転送されたデータがＳＣＵディレクトリ８によって最も
現在的なバージョンであるものとして妥当性が確認され
ると「書込み−バス」サイクルが利用される。このサイ
クルによって、妥当データがＳＣＵの主記憶装置Ｆ６内
に書込まれる際に妥当データは５ＣＵ４を介して要求Ｃ
ＰＵ１２にパスされることができる。転送されたデータ
がＳＣＵのディレクトリ８によって妥当であるものと判
定されない場合は「書込み一読出し」サイクルが利用さ
れる。このサイクルによって、転送されたデータの妥当
部分だけがＳＣＵの主記憶装置６内に書込まれることが
でき、かつ同一サイクルでＣＰＵ１２のデータ要求を行
なう１つによって要求されたデータ転送用にＳＣＵの主
記憶装置６が読出されることができる。このように、「
書込み一読出し」サイクルについては、データ要求する
ＣＰＵ１２の１つからのデータ要求に応答して５ＣｔＪ
４に転送されたデータの妥当部分だけがＳＣＵの主記憶
装置６内に書込まれ、他方、ＣＰＵ１２のデータ要求す
る１つから要求されたデータの全てがＳＣＵの主記憶装
置から読出される。読出されたデータはＳＣＵの主記憶
装置６内に書込まれており５ＣＵ４によって受取られた
データの妥当部分を含んでいる。

ＣＰＵ１２の位置指定された１つから５ＣＵ４に転送さ
れたデータはＳＣＵの記憶域サブシステム２２へと転送
される。記憶域サブシステム２２はデータ書込みバッフ
ァ２４とデータ・バイパス・マルチプレクサ２６とデー
タ読出しバッファ２８とを備えている。記憶域サブシス
テム２２は、５ＣＵ４を介したデータの流れが前述の「
書込み一バス」及び「書込み一読出し」動作によって制
御されるように５ＣＵ４に転送されたデータを順序付け
しかつ転送する機能を果たす。

５ＣＵ８と、ＳＣＵの主記憶装置６と、ＣＣＵｌｏと、
ＳＣＵの記憶域サブシステム２２と、書込みバッファ２
４と、バイパス・マルチプレクサ２６と読出しバッファ
２８とは全て公知の部品である。これらの部品は公知の
多様な構成で相互接続することができ、第１図に構成図
で示されているが、それら自体が本発明の部分を構成す
るものではないので、第１図は単に図解する目的で示し
たものに過ぎない、同様にして、ＣＰＵ１２のそれぞれ
の部品として示されている各ＣＰＵＩ　２、ＣＰＵキャ
ッシュ・メモリ１６、制御装置１８及びＩ１０装置２０
は公知の多様な構成で相互に接続することができる公知
の部品であり、それら自体が本発明の部分を構成するも
のではないので、構成図は単に図解する目的で示したも
のであるに過ぎない。

本発明を実施する方法は第２図のシステム流れ図に示さ
れている。ＳＣＵディレクトリ８はＣＰＵ１２のデータ
要求する１つによって要求されたデータの最も現在的な
バージョンがＳＣＵの主記憶装置６内には存在せず、５
ＣＬＪデイレクトリ８によって位置指定されたＣＰＵ１
２の別の１つの内にある旨を公知の方法に基づいて判定
する。位置指定されたＣＰＵ１２の１つから転送された
、最も現在的なバージョンを有する被要求データは５Ｃ
Ｕ４の記憶域サブシステム２２に転送される。

５ＣＵ４の指令情報は記憶域サブシステム２２によって
処理されてＳＣＵの主記憶装置６から被要求データを選
択するための適切なアドレスがデコードされる。

次に選択されたアドレスが記憶域サブシステム２２から
ＳＣＵの主記憶装置６へとパスされる。

次にＳＣＵの主記憶装置６用のタイミングサイクルが指
示される。ＣＰＵＩ　２の位置決めされた１つから検索
されたデータがＳＣＵの主記憶装置にパスされる前に、
それが被要求データの最も現在的バージョンである旨の
妥当性が記憶域サブシステム２２内で検査される。検査
されたデータが妥当である場合は、そのデータが書込み
バッファ２４へと装填され、並行して装荷されたデータ
がｓｃＵ主記憶装置６とバイパス・マルチプレクサ２６
の双方に転送される。検査されたデータが記憶域サブシ
ステム２２によって妥当であると判定されない場合は、
データはこの場合も書込みバッファ２４に装填されるが
、その後、装填されたデータの妥当部分だけがＳＣＵ主
記憶装置６の選択されたアドレスへと書込まれる。選択
されたアドレス向けの書込みサイクルが終了すると、記
憶域サブシステム２２はＳＣＵの主記憶装置６の選択さ
れたアドレスにおける読出しサイクルを指示する。ｓｃ
Ｕ主記憶装置６の選択されたアドレスから読出されたデ
ータはそのとき、ＣＰＵ１２の位置指定された１つから
転送された新たな妥当データと、ＳＣＵ主記憶装置６内
に既に記憶された旧データとの混合データである。その
後、読出されたデータはバイパス・マルチプレクサ２６
にパスされる。

バイパス・マルチプレクサ２６は書込みバッファ２４か
ら直接パスされた妥当データとｓｃＵの主記憶装置６か
ら選択されたアドレスで読出されたデータとの共通転送
ポイントを提供する。バイパス・マルチプレクサ２６は
書込みバッファ２４から受取られた妥当データ又はＳＣ
Ｕの主記憶装置６の選択されたアドレスから読出された
データのいずれかを読出しバッファ２８へと転送する。

次に読出しバッファ２８は緩衝されたデータを要求する
１つのＣＰＵ１２へと転送スル。

このようにデータ要求するＣＰＵ１２の１つによって要
求されたデータの最も現在的なバージョンが別の１つの
ＣＰＵ１２のキャッシュ・メモリ１６から使用可能な唯
一のデータである場合は、被要求データは位置指定され
たＣＰＵ１２の１つから検索され、次に５ＣＵ４を介し
て要求されたデータが転送される際に双生がＳＣＵの主
記憶装置を更新する２つの可能な二重動作プログラムの
うちの１つによって、５ＣＵ４を介してデータ要求する
ＣＰＵＩ　２の１つに転送される。位置指定されたＣＰ
ＵＩ　２の１つから検索されたデータが記憶域サブシス
テム２２によって妥当である、（最も現在的なデータで
ある）旨が確認されると、データはＳＣＵの主記憶装置
６内に書込まれ、同時にＳＣＵの主記憶装置６の後続の
読出しサイクルなしでデータを要求するＣＰＵ１２の１
つに記憶域サブシステム２２を介して転送される。検索
されたデータが記憶域サブシステム２２によって妥当で
ある旨を確認できない場合は、妥当であると判定するこ
とができる検索されたデータの一部がＳＣＵ主記憶装置
６内の要求されたデータ用の選択されたアドレスに書込
まれる。次にＳＣＵの主記憶装置６が同じ動作にて同じ
選択されたアドレスで全体的に読出され、要求されたデ
ータに対応する読出しデータの供給がなされる。この読
出しデータは位置指定された１つのＣＰＵ１２から検索
されたデータの妥当部分と、被要求データの別の部分に
対応するＳＣＵの主記憶装置６内に記憶されたデータ部
分との混合データである。読出しデータは要求するＣＰ
Ｕ１２の１つのための被要求データの完全なデータ転送
を形成する一３ＣＵ記憶域サブシステム２２の好適な実
施例を第３図に示している。ＳＣＵの記憶装置サブシス
テム２２は指令１３２上で５ＣＵ４からの指令情報をア
ドレス・デコーダ３０内に受取る。アドレス・デコーダ
３０は指令情報からＳＣＵ主記憶装置６内に検索された
データを記憶するための選択されたアドレスをデコード
する。アドレス・デコーダ３０からのデコードされたア
ドレスはアドレス＆ｓ３６を経て主記憶域・制御装置３
４に伝送される。記憶域制御装置３４は選択されたアド
レスを選択線３８を経てＳＣＵの主記憶装置６へと転送
する０次に記憶域制御装置３４はＳＣＵ主記憶装置６用
のタイミング・サイクルを開始し、その際、基準クロッ
ク信号がクロック線４０を経て主記憶装置６に伝送され
かつ、記憶域配列ストローブ信号が記憶域配列ストロー
ブ線４２を経て主記憶装置６に伝送されて選択されたア
ドレス内にロックされる。記憶域サブシステム２２には
更に妥当性入力線４６を経て妥当性検査装置４４に伝送
される位置指定された１つのＣＰＵ１２から検索された
データの妥当性を検査する妥当性検査装置４４が備えら
れている。検索されたデータは更に書込みバッファ入力
線４８を経て書込みバッファ２４にも伝送される。書込
みバッファ２４は通例は、主記憶域制御装置３４によっ
て供給される書込みデータ・ラッチ信号により解放され
、かつバッファ・ラッチ線５０を経て書込みバッファ２
４に伝送されるまで検索されたデータをラッチし、かつ
記憶するラッチ回路を備えることができる。

妥当性検査装置４４は妥当性信号を妥当性信号線５２を
経て主記憶域制御装置３４へと伝送する。

線５２上の妥当性信号が妥当な状態を示す場合は、主記
憶域制御装置３４は書込みバッファ２４内に記憶された
データを線５０上の書込みバッファ・ラッチ信号と共に
アンラッチ（解錠）して、アンラッチされたデータを線
３８上でＳＣＵ主記憶装置６に転送された選択されたア
ドレスにて書込みバッファ出力ｖＡ５４を経てＳＣＵ主
記憶装置６へと伝送する。それと並行して、主記憶域制
御装置３４はマルチプレクサ・ラッチ信号をマルチプレ
クサ・ラッチ線５６を経てバイパス・マルチプレクサ２
６へと伝送して、書込みバッファ２４によってアンラッ
チされたデータがバイパス綿５８を経てバイパス・マル
チプレクサ２６を介して、読出しバッファ入力線６０を
経て読出しバッファ２８へとパスされることができる。

読出しバッファ２８に伝送されたデータは読出しバッフ
ァ・ラッチ線６２上で読出しバッファ・ラッチ信号と共
にラッチされ、次にラッチされたデータは読出しバッフ
ァ・ラッチ信号と共に動作サイクルの終りに主記憶域制
御装置３４によって読出しバッファ２８から解放される
。読出しバッファ２８から解放されたデータは次に読出
しバッファ出力線６４を経て要求するＣＰＵＩ　２の１
つに転送される。

線５２上の妥当性信号が妥当な状態を指示しない場合も
、主記憶域制御装置は依然として書込みバッファ２４内
に記憶されたデータを線５０上の書込みバッファ信号と
共にアンラッチするが、主記憶域制御装置３４は１５６
上のマルチプレクサ信号をバイパス・マルチプレクサ２
６に伝送しないので、解放されたデータは線５４上のＳ
ＣＵの主記憶装置６に伝送されるだけである。公知のよ
うに、主記憶域制御装置３４は妥当性検査装置４４によ
って妥当である旨が確認された受取りデータの部分だけ
をアンラッチする。

妥当である旨が確認された全てのデータが書込まれた後
、主記憶域制御装置３４はＳＣＵ主記憶装置６に対して
、線３８上の選択信号と共に選択されたアドレスに記憶
されたデータを読出すように指令する。ＳＣＵ主記憶装
置６の出力から読出されたデータは記憶装置出力線６６
を経てバイパス・マルチプレクサ２６に伝送される。バ
イパス・マルチプレクサ２６はＳＣＵ主記憶装置６によ
って読出されたデータを線６０を経て読出しバッファ２
８へとバスする。読出しバッファ２８内に伝送されたデ
ータは線６２上の読出しバッファ・ラッチ信号と共にラ
ッチされ、次にラッチされたデータは主記憶域制御装置
３４によって読出しバッファ２８から解放されて、読出
しバッファ出力線６４を経て要求するＣＰＵ１２の１つ
に転送される。

第３図に示されたアドレス・デコーダ３０と、記憶域制
御装置３・４と妥当性検査装置とは全て多様な公知の構
造で相互接続可能である公知の部品であり、それら自体
が本発明の部分を構成するものではないので、第３図に
示した構成図は単に例示する目的であるに過ぎない。

このように、選択されたＣＰＵのライトバック・キャッ
シュ・メモリからＳＣＵを介して要求ＣＰＵにデータが
転送され、転送されたデータが更に主記憶装置を更新す
る際の記憶装置の読出しの待ち時間を最小限に短縮する
ための主記憶装置を有するＳＣＵ用の記憶域サブシステ
ム・サイクルをこれまで説明してきた。このようなサイ
クルには１つの二重動作様式、すなわち「書込み一バイ
パス」サイクルが含まれており、これは転送されたデー
タが妥当である旨が確認されると、並行して転送された
データをＳＣＵ主記憶装置の選択されたアドレスへと書
込み、かつ介入する読出しサイクルなしでデータを要求
ＣＰＵに転送するものである。もう１つの二重動作様式
、すなわち「書込み一読出し」サイクルは、転送された
データが妥当である旨が確認されないと、ＳＣＵ主記憶
装置内で妥当であると判定された未確認データ部分を書
込み、次に同じ動作サイクルでＳＣＵ主記憶装置内の同
じ選択されたアドレスを読出し、読出されたデータを要
求ＣＰＵへと転送する。

本発明の詳細な説明するためこれまで説明、図示されて
きた部品及び集合部品の細部、構成及び構造は当業者に
は添付の請求項に記載した本発明の原理と範囲内で多く
の変更を加えることができることが理解されよう゛。

【図面の簡単な説明】

第１図は本発明を組込むのに適するＳＣＵ及び関連する
独立したｃｐｕを有する代表的なデジタル・コンピュー
タ・システムの構成図である。第２図は第１図に示したシステムに利用するようにされ
た本発明の好適な実施例の論理段階の基本流れ図である
。第３図は第１図に示したシステムに利用するための本発
明の好適な実施例の代表的な構成図である。図中符号２・・・デジタル・コンピュータ・システム４−システ
ム制御装置（Ｓ　ＣＵ）６・・・ＳＣＵ主記憶装置８−データ記憶位置ディレクトリ１０−キャッシュ・コンシステンシ装置（ＣＣＬｌ）１
２・−・中央処理装置（ＣＰＵ）１４−・データ母線リンク６・−ライトバック・キャッシュ・メモリ８−・制御装
置Ｏ・−人力／出力（Ｉｌｏ）装置２−３　ＣＵ記憶域サブシステム４−データ書込みバッファ６・−データ・バイパス・マルチプレクサ８・−・デー
タ読出しバッファ０−・アドレス・デコーダ２−指令線６−・−アドレス線８・−・選択線０−クロック線２・−記憶域配列ストロープ線４−・妥当性検査装置６−・・・妥当性入力線８・−書込みバッファ入力線０＝・−書込みバッファ・ラッチ線２−妥当性信号線４−・・書込みバッファ出力線６・−・−・マルチプレクサ・ラッチ線８−バイパス線０−・読出しバッファ入力線２・・・・読出しバッファ・ラッチ線４・・−読出しバッファ出力線

Claims

【特許請求の範囲】１、主記憶装置と複数個の中央処理装置（ＣＰＵ）とを
有し、それぞれのＣＰＵは固有の関連ライトバック・キ
ャッシュ・メモリを備えたシステム制御装置（ＳＣＵ）
を備えたデジタル・コンピュータ・システム用に、前記
ＳＣＵを介して選択された別の１つの前記ＣＰＵのキャ
ッシュ・メモリから要求する１つのＣＰＵへと要求され
たデータを転送し、並行して前記ＳＣＵの主記憶装置を
リフレッシュする方法において、前記選択されたＣＰＵ
から前記要求されたデータを前記ＳＣＵに転送し、前記転送されたデータの妥当性を検査して確認されたデ
ータを確定し、前記確認されたデータを前記要求するＣＰＵに転送し、
かつ前記確認されたデータを前記ＳＣＵの主記憶装置の選択
されたアドレスに書込む各段階から成ることを特徴とす
る方法。２、前記転送されたデータが完全に妥当ではない場合は
前記検査段階は未確認データを確定し、更に前記未確認データの一部分の妥当性を判定して前記未確
認データの妥当な部分を確定し、前記妥当な部分を前記
ＳＣＵの主記憶装置の選択されたアドレスに書込み、前記ＳＣＵの主記憶装置の前記選択されたアドレスから
データを読出し、かつ前記読出されたデータを前記要求ＣＰＵに転送する各段
階から成ることを特徴とする請求項１記載の方法。３、主記憶装置と複数個の中央処理装置（ＣＰＵ）とを
有し、それぞれのＣＰＵは固有の関連ライトバック・キ
ャッシュ・メモリを備えたシステム制御装置（ＳＣＵ）
を備えたデジタル・コンピュータ・システム用に、前記
ＳＣＵを介して選択された別の１つの前記ＣＰＵのキャ
ッシュ・メモリから要求する１つのＣＰＵへと要求され
たデータを転送し、並行して前記ＳＣＵの主記憶装置を
リフレッシュする方法において、前記選択されたＣＰＵ
から前記要求されたデータを前記ＳＣＵに転送し、前記転送されたデータが妥当でないことを判定して未確
認データを確定し、前記未確認データの妥当部分を判定して前記未確認デー
タの妥当部分を確定し、前記妥当部分を前記ＳＣＵの主記憶装置の選択されたア
ドレスに書込み、前記ＳＣＵの主記憶装置の選択されたアドレスからデー
タを読出し、かつ前記読出されたデータを前記要求ＣＰＵに転送する各段
階から成ることを特徴とする方法。４、主記憶装置と複数個の中央処理装置（ＣＰＵ）とを
有し、それぞれのＣＰＵは固有の関連ライトバック・キ
ャッシュ・メモリを備えたシステム制御装置（ＳＣＵ）
を備えたデジタル・コンピュータ・システム用に、前記
ＳＣＵを介して選択された別の１つの前記ＣＰＵのキャ
ッシュ・メモリから要求する１つのＣＰＵへと要求され
たデータを転送し、並行して前記ＳＣＵの主記憶装置を
リフレッシュする方法において、前記要求されたデータ
を前記選択されたＣＰＵから前記ＳＣＵに転送し、前記転送されたデータの妥当性を検査して確認データ又
は未確認データを確定し、前記転送されたデータが確認
データとして確定された場合は、（ａ）前記確認データを前記ＣＰＵに転送し、かつ、（ｂ）前記確認データを前記ＳＣＵの主記憶装置の選択
されたアドレスに書込み、又は前記転送されたデータが未確認データとして確定された
場合は、（ａ）前記未確認データの妥当部分を判定して前記未確
認データの一部分の妥当性を確定し、（ｂ）前記妥当部
分を前記ＳＣＵの主記憶装置の選択されたアドレスに書
込み、（ｃ）前記ＳＣＵの主記憶装置から前記選択されたアド
レスでデータを読出し、かつ（ｄ）前記読出されたデータを前記要求ＣＰＵに転送す
る各段階から成ることを特徴とする方法。５、主記憶装置と複数個の中央処理装置（ＣＰＵ）とを
有し、それぞれのＣＰＵは固有の関連ライトバック・キ
ャッシュ・メモリを備えたシステム制御装置（ＳＣＵ）
を備えたデジタル・コンピュータ・システム用に、前記
ＳＣＵを介して選択された別の１つの前記ＣＰＵのキャ
ッシュ・メモリから要求する１つのＣＰＵへと要求され
たデータを転送し、並行して前記ＳＣＵの主記憶装置を
リフレッシュする方法において、前記ＳＣＵから指令情
報を受取り、前記指令情報から前記被要求データ用の前記主記憶装置
内の記憶アドレスをデコードし、前記デコードされたア
ドレスを前記主記憶装置に転送し、前記デコードされたアドレスを前記主記憶装置内で探索
し、前記被要求データを前記選択されたＣＰＵから前記ＳＣ
Ｕに転送し、前記選択されたＣＰＵからの被要求データの妥当性を検
査し、前記選択されたＣＰＵからの前記被要求データが確認デ
ータとして確定された場合は、（ａ）前記確認データを前記要求ＣＰＵに転送し、かつ（ｂ）前記確認データを前記主記憶装置の前記デコード
されたアドレスに書込み、又は、前記転送されたデータが未確認データとして確定された
場合は、（ａ）前記未確認データの一部分の妥当性を判定して前
記未確認データの妥当部分を確定し、（ｂ）前記妥当部
分を前記主記憶装置の前記デコードされたアドレスに書
込み、（ｃ）前記主記憶装置から前記デコードされたアドレス
でデータを読取り、かつ（ｄ）前記読出されたデータを前記要求ＣＰＵへと転送
する各段階から成ることを特徴とする方法。６、主記憶装置と複数個の中央処理装置（ＣＰＵ）とを
有し、それぞれのＣＰＵは固有の関連ライトバック・キ
ャッシュ・メモリを備えたデジタル・コンピュータ・シ
ステムにおいて、前記ＳＣＵを介して選択された別の１
つの前記ＣＰＵのキャッシュ・メモリから要求する１つ
のＣＰＵへと要求されたデータを転送し、並行して前記
主記憶装置をリフレッシュする装置が、前記被要求データを前記選択されたＣＰＵから前記ＳＣ
Ｕへと転送する装置と、前記転送されたデータの妥当性を検査して確認データを
確定する装置と、前記確認データを前記要求ＣＰＵへと転送する装置と、前記確認データを前記ＳＣＵの主記憶装置の選択された
アドレスに書込む装置とを備えたことを特徴とする装置
。７、前記検査装置が前記転送されたデータが完全に妥当
でない場合に未確認データを確定し、更に前記未確認データの一部分の妥当性を判定して前記未確
認データの妥当部分を確定する装置と、前記妥当部分を前記ＳＣＵの主記憶装置の前記選択され
たアドレスに書込む装置と、データを前記ＳＣＵの主記憶装置の前記選択されたアド
レスから読出す装置と、前記読出されたデータを前記要求ＣＰＵに転送する装置
とを備えたことを特徴とする請求項６記載の装置。８、主記憶装置と複数個の中央処理装置（ＣＰＵ）とを
有し、それぞれのＣＰＵは固有の関連ライトバック・キ
ャッシュ・メモリを備えたデジタル・コンピュータ・シ
ステムにおいて、前記ＳＣＵを介して選択された別の１
つの前記ＣＰＵのキャッシュ・メモリから要求する１つ
のＣＰＵへと要求されたデータを転送し、並行して前記
主記憶装置をリフレッシュする装置が前記被要求データを前記選択されたＣＰＵから前記ＳＣ
Ｕに転送する装置と、前記転送されたデータが妥当ではないことを判定して未
確認データを確定する装置と、前記未確認データの一部の妥当性を判定して前記未確認
データの妥当部分を確定する装置と、前記妥当部分を前
記ＳＣＵの主記憶装置の選択されたアドレスに書込む装
置と、データを前記ＳＣＵの主記憶装置の前記選択されたアド
レスから読出す装置と、前記読出されたデータを前記要求ＣＰＵに転送する装置
とを備えたことを特徴とする装置。９、主記憶装置と複数個の中央処理装置（ＣＰＵ）とを
有し、それぞれのＣＰＵは固有の関連ライトバック・キ
ャッシュ・メモリを備えたデジタル・コンピュータ・シ
ステムにおいて、前記ＳＣＵを介して選択された別の１
つの前記ＣＰＵのキャッシュ・メモリから要求する１つ
のＣＰＵへと要求されたデータを転送し、並行して前記
主記憶装置をリフレッシュする装置が、前記被要求データを前記選択されたＣＰＵから前記ＳＣ
Ｕへと転送する装置と、前記転送されたデータの妥当性を検査して確認データ又
は未確認データを確定する装置と、前記確認データを前
記要求ＣＰＵに転送する装置と、前記確認データを前記ＳＣＵの主記憶装置の選択された
アドレスに書込む装置と、前記未確認データの一部の妥当性を判定して前記未確認
データの妥当部分を確定する装置と、前記妥当部分を前
記ＳＣＵの主記憶装置の前記選択されたアドレスに書込
む装置と、データを前記ＳＣＵの主記憶装置の前記選択されたアド
レスから読出す装置と、前記読出されたデータを前記要求ＣＰＵに転送する装置
とを備えたことを特徴とする装置。１０、主記憶装置と複数個の中央処理装置（ＣＰＵ）と
を有し、それぞれのＣＰＵは固有の関連ライトバック・
キャッシュ・メモリを備えたデジタル・コンピュータ・
システムにおいて、前記ＳＣＵを介して選択された別の
１つの前記ＣＰＵのキャッシュ・メモリから要求する１
つのＣＰＵへと要求されたデータを転送し、並行して前
記主記憶装置をリフレッシュする装置が、前記ＳＣＵから指令情報を受取る装置と、前記指令情報から前記被要求データ用の記憶アドレスを
デコードする装置と、前記デコードされたアドレスを前記主記憶装置に転送す
る装置と、前記デコードされたアドレスを前記主記憶装置内で探索
する装置と、前記被要求データを前記選択されたＣＰＵから前記ＳＣ
Ｕに転送する装置と、前記被要求データの妥当性を検査して確認データと未確
認データを確定し、前記確認データを前記要求ＣＰＵに転送する装置と、前記確認データを前記主記憶装置の前記デコードされた
アドレスに書込む装置と、前記未確認データの一部の妥当性を判定して前記未確認
データの妥当部分を確定する装置と、前記妥当部分を前
記主記憶システムの前記デコードされたアドレスに書込
む装置と、前記主記憶装置の前記デコードされたアドレスからデー
タを読出す装置と、前記読出されたデータを前記要求ＣＰＵに転送する装置
とを備えたことを特徴とする装置。１１、システム制御装置（ＳＣＵ）と複数個の中央処理
装置（ＣＰＵ）と連結し、それぞれのＣＰＵは固有の関
連ライトバック・キャッシュ・メモリを備えている記憶
装置用に、前記別の１つのＣＰＵからの前記データ要求
に応答して前記ＣＰＵの１つから転送されるデータの記
憶装置読出し待時間を短縮する方法において、前記ＳＣＵから指令情報を受取り、前記位置指定された１つのＣＰＵのキャッシュ・メモリ
から前記データ要求する１つのＣＰＵによって要求され
たデータを受取り、前記指令情報から前記ＣＰＵから要求されたデータ用の
記憶アドレスをデコードし、前記デコードされた記憶アドレスをラッチし、前記受取
られたデータの妥当性を検査して確認データを確定し、前記確認データを前記要求ＣＰＵに転送し、前記確認デ
ータを前記ラッチされた記憶アドレスに書込む各段階か
ら成ることを特徴とする方法。１２、前記受取られたデータが妥当でない場合は前記検
査段階が未確認データを確定し、更に、前記未確認デー
タの一部の妥当性を判定して前記未確認データの妥当部
分を確定し、前記妥当部分を前記ラッチされた記憶アドレスに書込み
、前記主記憶装置の前記ッラチされた記憶アドレスからデ
ータを読出し、前記読出されたデータを前記要求ＣＰＵに転送する各段
階を含むことを特徴とする請求項１１記載の方法。１３、システム制御装置（ＳＣＵ）と複数個の中央処理
装置（ＣＰＵ）と連結し、それぞれのＣＰＵは固有の関
連ライトバック・キャッシュ・メモリを備えている記憶
装置用に、前記別の１つのＣＰＵからの前記データ要求
に応答して前記ＣＰＵの１つから転送されるデータの記
憶装置読出し待時間を短縮する方法において、前記ＳＣＵから指令情報を受取り、前記位置指定された１つのＣＰＵのキャッシュ・メモリ
から前記データ要求する１つのＣＰＵによって要求され
たデータを受取り、前記デコードされた記憶アドレスをラッチし、前記受取
られたデータが妥当でないことを判定して未確認データ
を確定し、前記未確認データの一部の妥当性を判定して前記未確認
データの妥当部分を確定し、前記ラッチされた記憶アドレスに前記妥当部分を書込み
、前記主記憶装置の前記ラッチされた記憶アドレスからデ
ータを読出し、前記読出されたデータを前記要求ＣＰＵに転送する各段
階から成ることを特徴とする方法。１４、システム制御装置（ＳＣＵ）と複数個の中央処理
装置（ＣＰＵ）と連結し、それぞれのＣＰＵは固有の関
連ライトバック・キャッシュ・メモリを備えている記憶
装置用に、前記別の１つとＣＰＵからの前記データ要求
に応答して前記ＣＰＵの１つから転送されるデータの記
憶装置読出し待時間を短縮する方法において、前記ＳＣＵから指令情報を受取り、前記位置指定された１つのＣＰＵのキャッシュ・メモリ
から前記データ要求する１つのＣＰＵによって要求され
たデータを受取り、前記指令情報から前記ＣＰＵにより要求されたデータ用
の記憶アドレスをデコードし、前記転送されたデータの妥当性を検査して確認データ又
は未確認データを確定し、前記転送されたデータが確認データとして確定された場
合は、（ａ）前記確認データを前記要求ＣＰＵに転送し、かつ（ｂ）前記確認データを前記ＳＣＵの主記憶装置の選択
されたアドレスに書込み、又は、前記転送されたデータが未確認データとして確定された
場合は、（ａ）前記未確認データの一部の妥当性を判定して前記
未確認データの妥当部分を確定し、（ｂ）前記ＳＣＵの
主記憶装置の前記選択されたアドレスに前記妥当部分を
書込み、（ｃ）前記ＳＣＵの主記憶装置の前記選択されたアドレ
スからデータを読出し、かつ、（ｄ）前記読出されたデータを前記要求ＣＰＵに転送す
る各段階から成ることを特徴とする方法。１５、システム制御装置（ＳＣＵ）と複数個の中央処理
装置（ＣＰＵ）と連結し、それぞれのＣＰＵは固有の関
連ライトバック・キャッシュ・メモリを備えている記憶
装置であって、前記別の１つのＣＰＵからの前記データ
要求に応答して前記ＣＰＵの１つから転送されたデータ
の記憶装置読出し待時間を短縮する記憶装置において、
指令情報を前記ＳＣＵから受取る装置と、前記位置指定された１つのＣＰＵのキャッシュ・メモリ
から前記データ要求する１つのＣＰＵによって要求され
たデータを受取る装置と、前記指令情報から前記ＣＰＵ
によって要求されたデータ用の記憶アドレスをデコード
する装置と、前記デコードされた記憶アドレスをラッチする装置と、前記受取られたデータの妥当性を検査して確認データを
確定する装置と、前記確認データを前記要求ＣＰＵに転送する装置と、前記確認データを前記ラッチされた記憶アドレスに書込
む装置とから成ることを特徴とする記憶装置。１６、前記受取られたデータが妥当でない場合に前記検
査装置が未確認データを確定し、かつ、前記未確認デー
タの一部の妥当性を判定して前記未確認データの妥当部
分を確定する装置と、前記妥当部分を前記ラッチされた
記憶アドレスに書込む装置と、前記主記憶装置の前記ラッチされた記憶アドレスから読
出す装置と、前記読出されたデータを前記要求ＣＰＵに転送する装置
とを備えたことを特徴とする請求項１５に記載の記憶装
置。１７、システム制御装置（ＳＣＵ）と複数個の中央処理
装置（ＣＰＵ）と連結し、それぞれのＣＰＵは固有の関
連ライトバック・キャッシュ・メモリを備えている記憶
装置であって、前記別の１つのＣＰＵからの前記データ
要求に応答して前記ＣＰＵの１つから転送されるデータ
の記憶装置読出し待時間を短縮する記憶装置において、
指令情報を前記ＳＣＵから受取る装置と、前記位置指定された１つのＣＰＵのキャッシュ・メモリ
から前記データ要求する１つのＣＰＵによって要求され
たデータを受取る装置と、前記指令情報から前記ＣＰＵ
によって要求されたデータ用の記憶アドレスをデコード
する装置と、前記デコードされた記憶アドレスをラッチする装置と、前記受取られたデータが妥当でないことを判定して未確
認データを確定する装置と、前記未確認データの一部の妥当性を判定して前記未確認
データの妥当部分を確定する装置と、前記妥当部分を前
記ラッチされた記憶アドレスに書込む装置と、前記主記憶装置の前記ラッチされた記憶アドレスからデ
ータを読出す装置と、前記読出されたデータを前記要求ＣＰＵに転送する装置
、とを備えたことを特徴とする記憶装置。１８、システムの制御装置（ＳＣＵ）と複数個の中央処
理装置（ＣＰＵ）と連結し、それぞれのＣＰＵは固有の
関連ライトバック・キャッシュ・メモリを備えている記
憶装置であって、前記別の１つのＣＰＵからの前記デー
タ要求に応答して前記ＣＰＵの１つから転送されるデー
タの記憶装置読出し待時間を短縮する記憶装置において
、指令情報を前記ＳＣＵから受取る装置と、前記位置指定された１つのＣＰＵのキャッシュ・メモリ
から前記データ要求する１つのＣＰＵによって要求され
たデータを受取る装置と、前記指令情報から前記ＣＰＵ
によって要求されたデータ用の記憶アドレスをデコード
する装置と、前記デコードされた記憶アドレスをラッチする装置と、前記受取られたデータの妥当性を検査して確認データ又
は未確認データを確定する装置と、前記確認データを前
記要求ＣＰＵに転送する装置と、前記確認データを前記ラッチされた記憶アドレスに書込
む装置と、前記未確認データの一部の妥当性を判定して前記未確認
データの妥当部分を確定する装置と、前記妥当部分を前
記ラッチされた記憶アドレスに書込む装置と、前記主記憶装置の前記ラッチされた記憶アドレスからデ
ータを読出す装置と、前記読出されたデータを前記要求ＣＰＵに転送する装置
とから成っていることを特徴とする記憶装置。