JPH02233018A - 出力バッファ - Google Patents
出力バッファInfo
- Publication number
- JPH02233018A JPH02233018A JP1054286A JP5428689A JPH02233018A JP H02233018 A JPH02233018 A JP H02233018A JP 1054286 A JP1054286 A JP 1054286A JP 5428689 A JP5428689 A JP 5428689A JP H02233018 A JPH02233018 A JP H02233018A
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Links
- 239000000872 buffer Substances 0.000 title claims abstract description 20
- 239000003990 capacitor Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000007599 discharging Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力バッファに関し、特に、信号出力部におい
て負荷容量を駆動する集積回路の出力バッファに関する
。
て負荷容量を駆動する集積回路の出力バッファに関する
。
近年、マイクロプロセッサー等の集積回路に求められる
性能としては高速動作及び多量のデータ処理を行なうこ
とがあげられる。それゆえ出力回路としては負荷容量の
充・放電を高速に行なうためにディメンジョンの大きな
出力バッファを使用することが多くなった。また、大量
のデータを１括して処理する必要からデータバス等は多
ビット化する傾向にある。これにより、大きな負荷容量
を高速に充放電することになるため集積回路内部の電源
・ＧＮＤ等に前記充・放電電流によってノイズがのるた
めに素子の誤動作を発生させる要因となる。従って高速
化のためにむや以に出力バッファのディメンジョンを大
きくするのも難しく、ＣＭＯＳの場合では出力バッファ
のＰ−ｃｈ｝ランジスタとＮ−ｃｈ｝ランジスタのディ
メンジョンの比率の決定も貫通電流の発生が問題となり
、集積回路のスピード規格とのかねあいで最適な出カバ
ッファのディメンジョン設計を行なうことは非常に困難
である。
性能としては高速動作及び多量のデータ処理を行なうこ
とがあげられる。それゆえ出力回路としては負荷容量の
充・放電を高速に行なうためにディメンジョンの大きな
出力バッファを使用することが多くなった。また、大量
のデータを１括して処理する必要からデータバス等は多
ビット化する傾向にある。これにより、大きな負荷容量
を高速に充放電することになるため集積回路内部の電源
・ＧＮＤ等に前記充・放電電流によってノイズがのるた
めに素子の誤動作を発生させる要因となる。従って高速
化のためにむや以に出力バッファのディメンジョンを大
きくするのも難しく、ＣＭＯＳの場合では出力バッファ
のＰ−ｃｈ｝ランジスタとＮ−ｃｈ｝ランジスタのディ
メンジョンの比率の決定も貫通電流の発生が問題となり
、集積回路のスピード規格とのかねあいで最適な出カバ
ッファのディメンジョン設計を行なうことは非常に困難
である。
上述した従来の出力バッファは負荷容量を高速に充放電
するために電源・ＧＮＤ等にノイズが発生する可能性が
あり、かつハイスピードのスピード規格を満足するため
に出力バッファのディメンジョンの設計は非常にむずか
しいものとなっている。
するために電源・ＧＮＤ等にノイズが発生する可能性が
あり、かつハイスピードのスピード規格を満足するため
に出力バッファのディメンジョンの設計は非常にむずか
しいものとなっている。
また、ＣＭＯＳの場合、Ｐ−ａｈ，Ｎ−ｃｈ最終段トラ
ンジスタのディメンジョン比率の決定も上記理由によっ
てむずかしいものとなっている。
ンジスタのディメンジョン比率の決定も上記理由によっ
てむずかしいものとなっている。
本発明の出力バッファ１つの負荷容量を駆動する複数の
Ｎ−ｃｈ，Ｐ−ｃｈの最終段トランジスタと、Ｎ−ｃｈ
，Ｐ−ｃｈを各々別々に制御する複数の前段部と、その
前段部へ入力される複数の制御ゲートによって構成され
、前記制御ゲートには共通のゲート信号と、各々異なる
通過制御信号が入力される構成となっている。
Ｎ−ｃｈ，Ｐ−ｃｈの最終段トランジスタと、Ｎ−ｃｈ
，Ｐ−ｃｈを各々別々に制御する複数の前段部と、その
前段部へ入力される複数の制御ゲートによって構成され
、前記制御ゲートには共通のゲート信号と、各々異なる
通過制御信号が入力される構成となっている。
したがって、出力バッファの最終段トランジスタのディ
メンジョンをＰ−ｃｈ，Ｎ−ｃｈを別個に調節できる。
メンジョンをＰ−ｃｈ，Ｎ−ｃｈを別個に調節できる。
〔実施例〕
第１図は本発明の一実施例の回路図である。
１１．１２は最終段トランジスタで、ＣＭＯＳで構成さ
れており、電源にＰ−チャネルのソース、ＧＮＤにＮ−
チャネル（以下ｃｈと記す）が接続され、ドレイン端子
は出力端子に接続され、負荷容量１５を駆動する。１３
は最終段トランジスタ１１．１２各々のゲートへ入力さ
れる。１４は最終段トランジスタ制御用ゲートで、１６
．１７の出力制御信号により制御され、１８のデータ信
号を出力するものである。
れており、電源にＰ−チャネルのソース、ＧＮＤにＮ−
チャネル（以下ｃｈと記す）が接続され、ドレイン端子
は出力端子に接続され、負荷容量１５を駆動する。１３
は最終段トランジスタ１１．１２各々のゲートへ入力さ
れる。１４は最終段トランジスタ制御用ゲートで、１６
．１７の出力制御信号により制御され、１８のデータ信
号を出力するものである。
本実施例において、ｌ６０通過制御信号がすべてハイレ
ベルで、１７の通過制御信号がすべてロウ１７−＜ルの
場合には出力データ信号１８の値によってＰ−ｃ ｈ，
Ｎ−ｃ ｈ ｝ランジスタのどちらか一方がＯＮ状態
となり、負荷容量を充放電する。
ベルで、１７の通過制御信号がすべてロウ１７−＜ルの
場合には出力データ信号１８の値によってＰ−ｃ ｈ，
Ｎ−ｃ ｈ ｝ランジスタのどちらか一方がＯＮ状態
となり、負荷容量を充放電する。
ここで、出力バッファの動作スピードとして最高速が要
求される場合のＰ−ｃ ｈ， Ｎ−ｃ ｈ ｝ランジス
タのディメンジョンを各々Ｗｐ，Ｗｎと設定すると、３
つある１１．１２の出力最終段トランジスタのディメン
ジョンはそれぞれＷｎ／３，Ｗｐ／３程度に設定してお
けばよい。
求される場合のＰ−ｃ ｈ， Ｎ−ｃ ｈ ｝ランジス
タのディメンジョンを各々Ｗｐ，Ｗｎと設定すると、３
つある１１．１２の出力最終段トランジスタのディメン
ジョンはそれぞれＷｎ／３，Ｗｐ／３程度に設定してお
けばよい。
３つある１１．１２の出力最終段トランジスタのすべて
を動作可能状態にするように１６．１７の制御信号を与
えて、データ出力動作を行なった場合、負荷容量が大き
い場合には電源，ＧＮＤに負荷容量の充放電電流，貫通
電流などでノイズが発生し、集積回路の誤動作を招く場
合がある。この場合は必要に応じて１６．１７の制御信
号のいずれかを必要に応じてディスエープルに設定する
ことで出力バッファとしてのディメンジョンの縮少や、
Ｐ ｃ ｈ ＊ Ｎ ｃ ｈのディメンジョンの比
率を変えることができる。
を動作可能状態にするように１６．１７の制御信号を与
えて、データ出力動作を行なった場合、負荷容量が大き
い場合には電源，ＧＮＤに負荷容量の充放電電流，貫通
電流などでノイズが発生し、集積回路の誤動作を招く場
合がある。この場合は必要に応じて１６．１７の制御信
号のいずれかを必要に応じてディスエープルに設定する
ことで出力バッファとしてのディメンジョンの縮少や、
Ｐ ｃ ｈ ＊ Ｎ ｃ ｈのディメンジョンの比
率を変えることができる。
第２図は本発明の他の実施例の回路図である。
２１〜２５の構成は実施例１とほぼ同一である。
本実施例は最終段トランジスタの分割数を３→４へ変更
してある。（分割数をふやすことでディメンジョンがよ
り細かく設定できるようになる。）こうした場合、出力
制御信号の本数がふえてしまうが、本実施例のように２
６．２７の制御信号をデコーダ−２８によりデコードす
るようにしておけば、制御信号本数が減少できる利点が
ある。
してある。（分割数をふやすことでディメンジョンがよ
り細かく設定できるようになる。）こうした場合、出力
制御信号の本数がふえてしまうが、本実施例のように２
６．２７の制御信号をデコーダ−２８によりデコードす
るようにしておけば、制御信号本数が減少できる利点が
ある。
以上説明したように本発明は制御信号によって出力バッ
ファの大きさをＰ−ｃｈ｝ランジスタ，Ｎ−ａｈ｝ラン
ジスタ各々別個に調節することが可能で、これによって
負荷容量スピード等を考慮した出力バッファのディメン
ジョンの最適化を行なうことができる効果がある。
ファの大きさをＰ−ｃｈ｝ランジスタ，Ｎ−ａｈ｝ラン
ジスタ各々別個に調節することが可能で、これによって
負荷容量スピード等を考慮した出力バッファのディメン
ジョンの最適化を行なうことができる効果がある。
第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図である。 １ｌ・・・・・・Ｐ−チャネル出力最終段トランジスタ
、１２・・・・・・Ｎ−チャネル出力最終段トランジス
タ、１３・・・・・・バッファ、１４・・・・・・出力
制御論理ゲーと、１５・・・・・・負荷容量、１６，１
７・・・・・・出力制御信号、１８・・・・・・データ
信号、２ｌ・・・・・・出力最終段トランジスタ（Ｐ−
ｃｈ）、２２・・・・・・出力最終段トランジスタ （Ｎ−ｃｈ）、 ２３・・・・・・バッファ、 ２４・・・・・・ 出力制御論理ゲーと、 ２７・・・・・・出力制御信号、 ２５・・・・・・負荷容量、 ２６， ２８・・・・・・データ信号、 ・・・・・・デコーダ。
他の実施例の回路図である。 １ｌ・・・・・・Ｐ−チャネル出力最終段トランジスタ
、１２・・・・・・Ｎ−チャネル出力最終段トランジス
タ、１３・・・・・・バッファ、１４・・・・・・出力
制御論理ゲーと、１５・・・・・・負荷容量、１６，１
７・・・・・・出力制御信号、１８・・・・・・データ
信号、２ｌ・・・・・・出力最終段トランジスタ（Ｐ−
ｃｈ）、２２・・・・・・出力最終段トランジスタ （Ｎ−ｃｈ）、 ２３・・・・・・バッファ、 ２４・・・・・・ 出力制御論理ゲーと、 ２７・・・・・・出力制御信号、 ２５・・・・・・負荷容量、 ２６， ２８・・・・・・データ信号、 ・・・・・・デコーダ。
Claims (1)
- １つの負荷容量を駆動する複数組の最終段、Ｐ−チャネ
ル，Ｎ−チャネルトランジスタと、そのゲートに入力さ
れる複数組の前段部と、その前段部へ入力される複数組
の制御論理ゲートによって構成され、前記論理ゲートに
は共通のデータ信号と、最終段のＰ−チャネル，Ｎ−チ
ャネルトランジスタを独立に制御可能な通過制御信号が
入力されることを特徴とする出力バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1054286A JPH02233018A (ja) | 1989-03-06 | 1989-03-06 | 出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1054286A JPH02233018A (ja) | 1989-03-06 | 1989-03-06 | 出力バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02233018A true JPH02233018A (ja) | 1990-09-14 |
Family
ID=12966320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1054286A Pending JPH02233018A (ja) | 1989-03-06 | 1989-03-06 | 出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02233018A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195096A (ja) * | 1994-08-26 | 1996-07-30 | Sgs Thomson Microelectron Ltd | メモリアレイとメモリアレイ内の制御線へ電圧を供給する方法及びしきい回路 |
| US5977818A (en) * | 1994-04-08 | 1999-11-02 | Kabushiki Kaisha Toshiba | Multi-input transistor circuit and multi-input transconductance circuit |
| JP2010147693A (ja) * | 2008-12-17 | 2010-07-01 | Fujitsu Microelectronics Ltd | 出力バッファ回路、入出力バッファ回路及び半導体装置 |
| JP2024016859A (ja) * | 2009-01-22 | 2024-02-07 | 株式会社半導体エネルギー研究所 | 駆動回路 |
-
1989
- 1989-03-06 JP JP1054286A patent/JPH02233018A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977818A (en) * | 1994-04-08 | 1999-11-02 | Kabushiki Kaisha Toshiba | Multi-input transistor circuit and multi-input transconductance circuit |
| JPH08195096A (ja) * | 1994-08-26 | 1996-07-30 | Sgs Thomson Microelectron Ltd | メモリアレイとメモリアレイ内の制御線へ電圧を供給する方法及びしきい回路 |
| JP2010147693A (ja) * | 2008-12-17 | 2010-07-01 | Fujitsu Microelectronics Ltd | 出力バッファ回路、入出力バッファ回路及び半導体装置 |
| JP2024016859A (ja) * | 2009-01-22 | 2024-02-07 | 株式会社半導体エネルギー研究所 | 駆動回路 |
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