JPH0220920A - 出力バッファ - Google Patents
出力バッファInfo
- Publication number
- JPH0220920A JPH0220920A JP63170627A JP17062788A JPH0220920A JP H0220920 A JPH0220920 A JP H0220920A JP 63170627 A JP63170627 A JP 63170627A JP 17062788 A JP17062788 A JP 17062788A JP H0220920 A JPH0220920 A JP H0220920A
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- Japan
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- output buffer
- dimension
- output
- final stage
- plural
- Prior art date
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- Pending
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 43
- 238000010586 diagram Methods 0.000 description 4
- 238000007599 discharging Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力バッファに関し、特に、信号出力部におい
て負荷容量を駆動する集積回路の出力バッファに関する
。
て負荷容量を駆動する集積回路の出力バッファに関する
。
近年、マイクロプロセッサ−等の集積回路に求めちれる
性能としては高速動作及び大量のデータ処理を行なうこ
とがあげられる。このなめ、出力回路としては負荷容量
の充・放電を高速に行なうためにデイメンジョンの大き
な出力バッファを使用することが多くなった。また、大
量のデータを一括して処理するためにデータバス等は多
ビット化する傾向にある。これによって大きな負荷容量
を高速に充放電することになるため、集積回路内部電源
・ＧＮＤ等に、前記光・放電電流によってノイズがのる
ために、素子の誤動作を発生させる要因となる。したが
って、高速化のためにむやみに出力バッファのデイメン
ジョンを大きくするのも難しく、集積回路のスピード規
格とのかねあいで、最適な出力バッファを設計するのは
非常に困難である。
性能としては高速動作及び大量のデータ処理を行なうこ
とがあげられる。このなめ、出力回路としては負荷容量
の充・放電を高速に行なうためにデイメンジョンの大き
な出力バッファを使用することが多くなった。また、大
量のデータを一括して処理するためにデータバス等は多
ビット化する傾向にある。これによって大きな負荷容量
を高速に充放電することになるため、集積回路内部電源
・ＧＮＤ等に、前記光・放電電流によってノイズがのる
ために、素子の誤動作を発生させる要因となる。したが
って、高速化のためにむやみに出力バッファのデイメン
ジョンを大きくするのも難しく、集積回路のスピード規
格とのかねあいで、最適な出力バッファを設計するのは
非常に困難である。
上述した従来の出力バッファは、高速に負荷容量を充放
電するため電源・ＧＮＤ等にノイズがのる可能性があり
、かつハイスピードのスピード規格を満足する必要があ
るなめ、出力バッファのディメンジョンの設計は非常に
むずかしいものとなっている。
電するため電源・ＧＮＤ等にノイズがのる可能性があり
、かつハイスピードのスピード規格を満足する必要があ
るなめ、出力バッファのディメンジョンの設計は非常に
むずかしいものとなっている。
また、大きなデイメンジョンの出力バッファで誤動作な
く設計できた場合でも、それほど高速動作が必要でない
場合などは、無用な消費電流の増大を招くことになり好
ましくない。
く設計できた場合でも、それほど高速動作が必要でない
場合などは、無用な消費電流の増大を招くことになり好
ましくない。
本発明の出力バッファは、１つの負荷容量を駆動する複
数の最終段ＦＥＴと、そのゲートに入力される複数の前
段部と、その前段部へ入力される複数制御論理ゲートに
よって構成され、前記制御ゲートには共通のデータ信号
と、各々異なる通過制御信号が入力される構成となって
いる。
数の最終段ＦＥＴと、そのゲートに入力される複数の前
段部と、その前段部へ入力される複数制御論理ゲートに
よって構成され、前記制御ゲートには共通のデータ信号
と、各々異なる通過制御信号が入力される構成となって
いる。
第１図は本発明の一実施例の回路図である。
１１は最終段トランジスタでＣＭＯ３で構成されており
、電源にＰ−チャネルのソース、ＧＮＤにＮ−チャネル
（以下ｃｈと記す）のソースが接続されて、ドレイン端
子は出力端子に接続され、負荷容量１４を駆動する。１
２は最終段トランジスタ前段部のバッファで、最終段ト
ランジスタＰ−ｃｈ、Ｎ−ｃｈ各々のゲートへ入力され
る。１３は最終段トランジスタ制御用ゲートで、通過制
御信号１８，１９．２０により制御され、データ信号２
１を出力するものである。出力バッファ回路１５．１６
．１７は前記回路と同一構成をなすもので最終段トラン
ジスタ１１のデイメンジョンのみ異なる。
、電源にＰ−チャネルのソース、ＧＮＤにＮ−チャネル
（以下ｃｈと記す）のソースが接続されて、ドレイン端
子は出力端子に接続され、負荷容量１４を駆動する。１
２は最終段トランジスタ前段部のバッファで、最終段ト
ランジスタＰ−ｃｈ、Ｎ−ｃｈ各々のゲートへ入力され
る。１３は最終段トランジスタ制御用ゲートで、通過制
御信号１８，１９．２０により制御され、データ信号２
１を出力するものである。出力バッファ回路１５．１６
．１７は前記回路と同一構成をなすもので最終段トラン
ジスタ１１のデイメンジョンのみ異なる。
本実施例において、出力制御信号１８，１９゜２０の通
過制御信号がすべてハイレベルのとき、出力バッファ回
路１５，１６．１７の中の最終段トランジスタは、出力
データ信号２１の値によってＰ−ｃｈ、Ｎ−ｃｈのどち
らかがＯＮ状態になり、負荷容量を充放電する。
過制御信号がすべてハイレベルのとき、出力バッファ回
路１５，１６．１７の中の最終段トランジスタは、出力
データ信号２１の値によってＰ−ｃｈ、Ｎ−ｃｈのどち
らかがＯＮ状態になり、負荷容量を充放電する。
ここで出力バッファ回路１５，１６．１７の中の最終段
トランジスタのデイメンジョンはすべて合わせた数値を
Ｗとすると、出力バッファ回路１５のデイメンジョンは
Ｗ／２．出力バッファ回路１６のデイメンジョンはＷ／
４．出力バッファ回路１７のデイメンジョンもＷ／４と
しておく。この出力バッファ回路１５，１６．１７のす
べての最終段のトランジスタがすべて動作するようなモ
ードに出力制御信号１８，１９．２０を設定した場合に
、全体としてのデイメンジョンが大きすぎる場合は必要
に応じて、制御信号１９．２０をディスエーブルへ設定
することにより全体として最終段トランジスタのデイメ
ンジョンを縮少させることができる。
トランジスタのデイメンジョンはすべて合わせた数値を
Ｗとすると、出力バッファ回路１５のデイメンジョンは
Ｗ／２．出力バッファ回路１６のデイメンジョンはＷ／
４．出力バッファ回路１７のデイメンジョンもＷ／４と
しておく。この出力バッファ回路１５，１６．１７のす
べての最終段のトランジスタがすべて動作するようなモ
ードに出力制御信号１８，１９．２０を設定した場合に
、全体としてのデイメンジョンが大きすぎる場合は必要
に応じて、制御信号１９．２０をディスエーブルへ設定
することにより全体として最終段トランジスタのデイメ
ンジョンを縮少させることができる。
第２図は本発明の実施例２の回路図である。
１１〜１７までの構成は第１図の実施例と同一である。
２２はＮＯＲタイプのデコーダーで、デコーダー２３．
２４への入力が、各々０，０でかつ出力制御信号２５が
ハイレベルのときにデコーダー出力線つまり出力バッフ
ァ通過制御信号２７がアクティブになり、デコーダー人
力が各々１，１のときでかつ出力制御信号２５がハイレ
ベルのときにデコーダー出力線、出力バッファ通過制御
信号２６がアクティブになる０図中″○′印への入力線
がすべてアクティブになることで出力信号線２６．２７
がアクティブになる。デコーダー人力線２３．２４は各
々集積回路の外部端子へ接続されている。
２４への入力が、各々０，０でかつ出力制御信号２５が
ハイレベルのときにデコーダー出力線つまり出力バッフ
ァ通過制御信号２７がアクティブになり、デコーダー人
力が各々１，１のときでかつ出力制御信号２５がハイレ
ベルのときにデコーダー出力線、出力バッファ通過制御
信号２６がアクティブになる０図中″○′印への入力線
がすべてアクティブになることで出力信号線２６．２７
がアクティブになる。デコーダー人力線２３．２４は各
々集積回路の外部端子へ接続されている。
大きな容量性負荷を高速で動作させる場合には出力バッ
ファのデイメンジョンが最大となるように入力２３．２
４を設定し、小さな容量性負荷をドライブする必要しか
なく、かつデータ出力遅延が許されるような場合は、入
力２３．２４を出力バッファのデイメンジョンが必要に
応じて小さくなるよう設定することにより、出力バッフ
ァの最適デイメンジョンが得られる。
ファのデイメンジョンが最大となるように入力２３．２
４を設定し、小さな容量性負荷をドライブする必要しか
なく、かつデータ出力遅延が許されるような場合は、入
力２３．２４を出力バッファのデイメンジョンが必要に
応じて小さくなるよう設定することにより、出力バッフ
ァの最適デイメンジョンが得られる。
以上説明したように、本発明は制御信号により出力バッ
ファのデイメンジョンを調節することができ、これによ
って負荷容量、スピード等を考慮した、出力バッファの
デイメンジョンの最適化を行なうことができる効果があ
る。
ファのデイメンジョンを調節することができ、これによ
って負荷容量、スピード等を考慮した、出力バッファの
デイメンジョンの最適化を行なうことができる効果があ
る。
また、高速動作の必要のないときは、負荷容量の充放電
電流を低減させることにより低消費電流が実現できる効
果がある。
電流を低減させることにより低消費電流が実現できる効
果がある。
第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図である。 １１・・・出力最終段トランジスタ、１２・・・バッフ
ァ、１３・・・出力制御論理ゲート、１４・・・負荷容
量、１５，１６．１７・・・出力バッファ回路、１８・
・・１５の出力バッファの出力制御信号、１９・・・１
６の出力バッファの出力制御信号、２０・・・１７の出
力バッファの出力制御信号、２１・・・データ信号、２
２・・・ＮＯＲタイプのデコーダー、２３゜２４・・・
出力バッファ制御用入力、２５・・・出力通過制御信号
、２６・・・１６の出力バッファの出力制御信号、２７
・・・１７の出力バッファの出力制御信／ｌＪ、 ｔ
’１．２０−−− 、、ｚｇ＠す、ｇｐ４＠ｇ第１１￥
ｌ ２ｔ−−ア１タイ各１
他の実施例の回路図である。 １１・・・出力最終段トランジスタ、１２・・・バッフ
ァ、１３・・・出力制御論理ゲート、１４・・・負荷容
量、１５，１６．１７・・・出力バッファ回路、１８・
・・１５の出力バッファの出力制御信号、１９・・・１
６の出力バッファの出力制御信号、２０・・・１７の出
力バッファの出力制御信号、２１・・・データ信号、２
２・・・ＮＯＲタイプのデコーダー、２３゜２４・・・
出力バッファ制御用入力、２５・・・出力通過制御信号
、２６・・・１６の出力バッファの出力制御信号、２７
・・・１７の出力バッファの出力制御信／ｌＪ、 ｔ
’１．２０−−− 、、ｚｇ＠す、ｇｐ４＠ｇ第１１￥
ｌ ２ｔ−−ア１タイ各１
Claims (1)
- １つの負荷容量を駆動する複数組の最終段トランジスタ
と、そのゲートに入力される複数組の前段部と、その前
段部へ入力される複数組の制御論理ゲートによって構成
され、前記論理ゲートには共通のデータ信号と、各々独
立に制御可能な通過制御信号とが入力される出力バッフ
ァ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170627A JPH0220920A (ja) | 1988-07-08 | 1988-07-08 | 出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170627A JPH0220920A (ja) | 1988-07-08 | 1988-07-08 | 出力バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0220920A true JPH0220920A (ja) | 1990-01-24 |
Family
ID=15908378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170627A Pending JPH0220920A (ja) | 1988-07-08 | 1988-07-08 | 出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0220920A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010147693A (ja) * | 2008-12-17 | 2010-07-01 | Fujitsu Microelectronics Ltd | 出力バッファ回路、入出力バッファ回路及び半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59158623A (ja) * | 1983-02-28 | 1984-09-08 | Matsushita Electric Works Ltd | Ｃｍｏｓバツフア回路 |
| JPS639220A (ja) * | 1986-06-30 | 1988-01-14 | Nec Corp | バツフア回路 |
-
1988
- 1988-07-08 JP JP63170627A patent/JPH0220920A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59158623A (ja) * | 1983-02-28 | 1984-09-08 | Matsushita Electric Works Ltd | Ｃｍｏｓバツフア回路 |
| JPS639220A (ja) * | 1986-06-30 | 1988-01-14 | Nec Corp | バツフア回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010147693A (ja) * | 2008-12-17 | 2010-07-01 | Fujitsu Microelectronics Ltd | 出力バッファ回路、入出力バッファ回路及び半導体装置 |
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