JPH022331B2 - - Google Patents
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- JPH022331B2 JPH022331B2 JP55125949A JP12594980A JPH022331B2 JP H022331 B2 JPH022331 B2 JP H022331B2 JP 55125949 A JP55125949 A JP 55125949A JP 12594980 A JP12594980 A JP 12594980A JP H022331 B2 JPH022331 B2 JP H022331B2
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- Japan
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- thyristor
- base
- emitter
- thyristors
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M5/00—Conversion of AC power input into AC power output, e.g. for change of voltage, for change of frequency, for change of number of phases
- H02M5/02—Conversion of AC power input into AC power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into DC
- H02M5/04—Conversion of AC power input into AC power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into DC by static converters
- H02M5/22—Conversion of AC power input into AC power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into DC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M5/25—Conversion of AC power input into AC power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into DC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means
- H02M5/257—Conversion of AC power input into AC power output, e.g. for change of voltage, for change of frequency, for change of number of phases without intermediate conversion into DC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
本発明はpnpn4層構造のサイリスタをスイツチ
として用い、そのdv／dt耐量を高めた半導体ス
イツチ回路に関するものである。
として用い、そのdv／dt耐量を高めた半導体ス
イツチ回路に関するものである。
サイリスタは高い阻止電圧が得られることと、
自己保持作用によつて小さな制御電力で大電力を
制御し得る特長を有し、半導体スイツチとして有
用である。
自己保持作用によつて小さな制御電力で大電力を
制御し得る特長を有し、半導体スイツチとして有
用である。
反面、トランジスタ等がちがい、雑音に対して
弱く、サージ侵入時、その変化が急峻であると、
例え阻止電圧以内でも誤点弧してしまう欠点を有
する。通常、これを防ぐ意味からサイリスタのゲ
ートとカソード間を抵抗で短絡するが、このため
短絡抵抗を介して点弧電流の一部が、カソードへ
流れてしまい、点弧のための電力が増大し、サイ
リスタとしての特長を失つてしまう。
弱く、サージ侵入時、その変化が急峻であると、
例え阻止電圧以内でも誤点弧してしまう欠点を有
する。通常、これを防ぐ意味からサイリスタのゲ
ートとカソード間を抵抗で短絡するが、このため
短絡抵抗を介して点弧電流の一部が、カソードへ
流れてしまい、点弧のための電力が増大し、サイ
リスタとしての特長を失つてしまう。
そこで従来技術では第１図、第２図に示す如き
回路を用いて、上記の欠点を補つている。
回路を用いて、上記の欠点を補つている。
第１図では、ｐエミツタ層２、ｎベース層３、
ｐベース層４、ｎエミツタ層５の４層が順次隣接
したサイリスタ１のゲート８とカソード７間に
npn3層構造のトランジスタ１０を接続し、トラ
ンジスタ１０のベースはpnp3層構造のトランジ
スタ９によつて駆動される。本回路はサイリスタ
１のアノード６とカソード７間に変化の急峻な雑
音電圧vAが侵入すると、トランジスタ９に過渡電
流iBが流れ、トランジスタ１０をただちに飽和状
態とし、サイリスタ１における過渡電流iJをその
コレクタに流し込むので、見掛け上ゲート・カソ
ード間を短絡したようになり、サイリスタ１の誤
点弧を防げる。
ｐベース層４、ｎエミツタ層５の４層が順次隣接
したサイリスタ１のゲート８とカソード７間に
npn3層構造のトランジスタ１０を接続し、トラ
ンジスタ１０のベースはpnp3層構造のトランジ
スタ９によつて駆動される。本回路はサイリスタ
１のアノード６とカソード７間に変化の急峻な雑
音電圧vAが侵入すると、トランジスタ９に過渡電
流iBが流れ、トランジスタ１０をただちに飽和状
態とし、サイリスタ１における過渡電流iJをその
コレクタに流し込むので、見掛け上ゲート・カソ
ード間を短絡したようになり、サイリスタ１の誤
点弧を防げる。
抵抗１１はサイリスタ１よりの漏れ電流を吸収
するためにあり、高温時の漏れ電流を吸収できれ
ばよく、比較的高い抵抗とすることができ、トラ
ンジスタ１０がオフ状態にあればゲート点弧電流
iGはサイリスタ１の点弧信号としてそのまま用い
ることができるで、点弧電流iGを低くできる。す
なわち、第１図の回路は雑音に対して強く、しか
も制御電力が小さいという特長を有する。
するためにあり、高温時の漏れ電流を吸収できれ
ばよく、比較的高い抵抗とすることができ、トラ
ンジスタ１０がオフ状態にあればゲート点弧電流
iGはサイリスタ１の点弧信号としてそのまま用い
ることができるで、点弧電流iGを低くできる。す
なわち、第１図の回路は雑音に対して強く、しか
も制御電力が小さいという特長を有する。
ダイオード１２はアノード６およびカソード７
の信号電圧が変動した場合、トランジスタ９を通
してトランジスタ１０のベースがマイナスに深く
飽和し、ベース・エミツタ間がブレークダウンす
るのを防ぐために設けられている。
の信号電圧が変動した場合、トランジスタ９を通
してトランジスタ１０のベースがマイナスに深く
飽和し、ベース・エミツタ間がブレークダウンす
るのを防ぐために設けられている。
第２図の回路構成は第１図の回路を双方向に
し、駆動用のトランジスタ９を順・逆の場合にお
いて共通としたものである。図中、１５はサイリ
スタ、２０はトランジスタ、２１は抵抗、２２は
ダイオード、８８は第２のゲートである。
し、駆動用のトランジスタ９を順・逆の場合にお
いて共通としたものである。図中、１５はサイリ
スタ、２０はトランジスタ、２１は抵抗、２２は
ダイオード、８８は第２のゲートである。
本回路は第１図の回路の特長を有すると同時
に、双方向のスイツチを構成できる特長を有す
る。
に、双方向のスイツチを構成できる特長を有す
る。
第１図、第２図の回路は以上の如き特長を有す
る回路であるが、印加される雑音電圧vAの種類に
よつては上記の特長が生かせない場合が生ずる。
例えば、サイリスタ１，１５の両端子６，７に加
わる雑音電圧vAが第３図にような場合はサイリス
タ１，１５が誤動作しやすい。
る回路であるが、印加される雑音電圧vAの種類に
よつては上記の特長が生かせない場合が生ずる。
例えば、サイリスタ１，１５の両端子６，７に加
わる雑音電圧vAが第３図にような場合はサイリス
タ１，１５が誤動作しやすい。
第３図においては、時刻t0で信号電圧vASが加
わり、時刻t1でオン信号がゲート８または８８に
加わると、この時点でサイリスタ１または１５は
オン状態となり、スイツチ電流iAは急激に増大
し、以後一定となる。時刻t2で信号電圧vASが0V
の電圧に復帰するとスイツチ電流iAも０となり、
サイリスタ１または１５はオフ状態となる。
わり、時刻t1でオン信号がゲート８または８８に
加わると、この時点でサイリスタ１または１５は
オン状態となり、スイツチ電流iAは急激に増大
し、以後一定となる。時刻t2で信号電圧vASが0V
の電圧に復帰するとスイツチ電流iAも０となり、
サイリスタ１または１５はオフ状態となる。
時刻t1〜t2間はスイツチを構成するサイリスタ
１または１５のアノード・カソード間はオン状態
でそのときの電圧は約1V一定であり、サイリス
タ１がオン状態にあるとすると第４図の電圧源３
０はこれを示したものである。一方、トランジス
タ９の各pn接合は第４図のダイオード３１，３
２で表わすことができ、ダイオード３１はトラン
ジスタのベース・エミツタ間のpn接合を、３２
はベース・コレクタ間のpn接合を、おのおの表
わす。
１または１５のアノード・カソード間はオン状態
でそのときの電圧は約1V一定であり、サイリス
タ１がオン状態にあるとすると第４図の電圧源３
０はこれを示したものである。一方、トランジス
タ９の各pn接合は第４図のダイオード３１，３
２で表わすことができ、ダイオード３１はトラン
ジスタのベース・エミツタ間のpn接合を、３２
はベース・コレクタ間のpn接合を、おのおの表
わす。
時刻t1〜t1間においてダイオード３１はオン状
態、ダイオード３２はオフ状態であり、ダイオー
ド３２のpn接合には電荷が蓄積される。時刻t1で
サイリスタ１がオンすると、アノード６はカソー
ド７とほぼ等しい電位となるのでダイオード３
１，３２は両方共逆バイアス状態で、ダイオード
３２の電荷は放電径路が図のａの回路しかなく、
これはダイオード３１にとつては逆バイアス状態
であるので、電荷が逃げられず、ダイオード３２
の電荷は長い時間に渡つて残留する。すなわち、
トランジスタ９のコレクタ・ベース間には電荷が
残留しており、サイリスタ１をオンとしても、本
電荷は消滅することはなく、これは、時刻t2以降
も持続する。
態、ダイオード３２はオフ状態であり、ダイオー
ド３２のpn接合には電荷が蓄積される。時刻t1で
サイリスタ１がオンすると、アノード６はカソー
ド７とほぼ等しい電位となるのでダイオード３
１，３２は両方共逆バイアス状態で、ダイオード
３２の電荷は放電径路が図のａの回路しかなく、
これはダイオード３１にとつては逆バイアス状態
であるので、電荷が逃げられず、ダイオード３２
の電荷は長い時間に渡つて残留する。すなわち、
トランジスタ９のコレクタ・ベース間には電荷が
残留しており、サイリスタ１をオンとしても、本
電荷は消滅することはなく、これは、時刻t2以降
も持続する。
一方、これに比し、サイリスタ１はオン状態と
なるので、時刻t2でオフ状態となるには、サイリ
スタ１に電荷が存在しているのはサイリスタ１の
ターンオフ時間のみの時間と考えてよく、この状
態、すなわち時刻t2以降ではサイリスタ１の内部
には電荷が残留していない。
なるので、時刻t2でオフ状態となるには、サイリ
スタ１に電荷が存在しているのはサイリスタ１の
ターンオフ時間のみの時間と考えてよく、この状
態、すなわち時刻t2以降ではサイリスタ１の内部
には電荷が残留していない。
この状態（トランジスタ９には電荷が残つてお
り、サイリスタ１には電荷が残つていない状態）
において、時刻t3で示すように、雑音電圧vAが加
わるとサイリスタ１は誤動作し、ゲート８にオン
信号がなくともサイリスタ１がオンしてしまう。
これはトランジスタ９の残留電荷のために、雑音
電圧vAによつてトランジスタ９を流れる電流が減
少しトランジスタ１０のベース電流が少なくな
り、サイリスタ１のゲート８・カソード７間を有
効に短絡できないためである。
り、サイリスタ１には電荷が残つていない状態）
において、時刻t3で示すように、雑音電圧vAが加
わるとサイリスタ１は誤動作し、ゲート８にオン
信号がなくともサイリスタ１がオンしてしまう。
これはトランジスタ９の残留電荷のために、雑音
電圧vAによつてトランジスタ９を流れる電流が減
少しトランジスタ１０のベース電流が少なくな
り、サイリスタ１のゲート８・カソード７間を有
効に短絡できないためである。
本発明の目的はこのような誤動作をなくするよ
うな回路構成の半導体スイツチ回路を提供するに
ある。
うな回路構成の半導体スイツチ回路を提供するに
ある。
第５図に本発明の一実施例を示す。
これまでの構成要素と同じものには同一番号を
付している。
付している。
本実施例は双方向性半導体スイツチ回路におけ
る具体例である。
る具体例である。
ダイオード３５，３６は電荷放電のためのもの
である。すなわちトランジスタ９のベース・コレ
クタに蓄積した電荷はサイリスタ１がオンした瞬
間、サイリスタ１のｎベース層３を通してサイリ
スタ１内に吸収されるので電荷が残ることはな
い。逆方向のサイリスタ１５が動作した場合、す
なわち、アノード６に対しカソード７が正の電圧
の場合はダイオード３６を通してｎベース層３７
にトランジスタ９中の電荷が放電される。このよ
うに、電荷が放電されて、その内部に残留する電
荷がなくなるので、パルス性の雑音電圧が到来し
ても、その内部を流れる電流が大きくなり、前記
したトランジスタ１０の短絡動作を完遂できるも
のである。
である。すなわちトランジスタ９のベース・コレ
クタに蓄積した電荷はサイリスタ１がオンした瞬
間、サイリスタ１のｎベース層３を通してサイリ
スタ１内に吸収されるので電荷が残ることはな
い。逆方向のサイリスタ１５が動作した場合、す
なわち、アノード６に対しカソード７が正の電圧
の場合はダイオード３６を通してｎベース層３７
にトランジスタ９中の電荷が放電される。このよ
うに、電荷が放電されて、その内部に残留する電
荷がなくなるので、パルス性の雑音電圧が到来し
ても、その内部を流れる電流が大きくなり、前記
したトランジスタ１０の短絡動作を完遂できるも
のである。
これは、第４図の等価回路より明らかのよう
に、電荷がある場合は、パルス性の雑音電圧の到
来時、ダイオード３１，３２共逆バイアスとな
り、このpn接合を流れる電流は両者の接合静電
容量の直列値に比例し、電荷がない場合は、ダイ
オード３２のみが逆バイアスとなつて、そのpn
接合を流れる電流はダイオード３２の静電容量の
値のみに比例するからである。
に、電荷がある場合は、パルス性の雑音電圧の到
来時、ダイオード３１，３２共逆バイアスとな
り、このpn接合を流れる電流は両者の接合静電
容量の直列値に比例し、電荷がない場合は、ダイ
オード３２のみが逆バイアスとなつて、そのpn
接合を流れる電流はダイオード３２の静電容量の
値のみに比例するからである。
以上のことより、第５図における半導体スイツ
チ回路では、これまで問題とされていた第３図の
如き雑音電圧に対して確実に誤動作を防止するこ
とができる。
チ回路では、これまで問題とされていた第３図の
如き雑音電圧に対して確実に誤動作を防止するこ
とができる。
第６図に本発明の他の実施例を示す。
この場合、両サイリスタ１および１５はそのお
のおののｎベース層３８が共通であり、このよう
な構造は、双方向サイリスタに利用されるもので
ある。この場合は、トランジスタ９のベースより
サイリスタ１，１５のｎベース層３８に接続する
ダイオードは３５の１個のみで良い。
のおののｎベース層３８が共通であり、このよう
な構造は、双方向サイリスタに利用されるもので
ある。この場合は、トランジスタ９のベースより
サイリスタ１，１５のｎベース層３８に接続する
ダイオードは３５の１個のみで良い。
第７図に本発明の他の実施例を示す。
この場合の回路構成は第５図の実施例とほぼ同
じであるが、ダイオード３５，３６に代つて抵抗
３９，４０を用いている。この場合も、前実施例
と同様、トランジスタ９の残留電荷を抵抗３９あ
るいは４０を通して逃がすことができ、雑音に対
して強い回路とすることができる。
じであるが、ダイオード３５，３６に代つて抵抗
３９，４０を用いている。この場合も、前実施例
と同様、トランジスタ９の残留電荷を抵抗３９あ
るいは４０を通して逃がすことができ、雑音に対
して強い回路とすることができる。
第８図に本発明の他の実施例を示す。
本回路はサイリスタ１，１５を雑音電圧から守
るため、サイリスタ１，１５のｐエミツタ層とｎ
ベース層とをpnp3層構造のトランジスタ４０で
短絡するもので、トランジスタ５０で駆動され
る。すなわち、本実施例は第５図の実施例におい
てトランジスタ１０，２０をトランジスタ４０，
４３に、トランジスタ９をトランジスタ５０にお
き換えたもので、各半導体層の導電型を相互にお
き換えた相補構造となつている。
るため、サイリスタ１，１５のｐエミツタ層とｎ
ベース層とをpnp3層構造のトランジスタ４０で
短絡するもので、トランジスタ５０で駆動され
る。すなわち、本実施例は第５図の実施例におい
てトランジスタ１０，２０をトランジスタ４０，
４３に、トランジスタ９をトランジスタ５０にお
き換えたもので、各半導体層の導電型を相互にお
き換えた相補構造となつている。
本回路構成は、回路を集積化する場合、Ｐ形の
単結晶半導体を出発母材として用いて回路を製作
する場合に多く利用される。本実施例ではダイオ
ード５１，５２を利用して残留電荷を放電してい
る。ただし、これまでの例と異なりダイオード５
１，５２のアノード側の接続点は両サイリスタ
１，１５のＰゲート８および８８である。この場
合、ダイオード５１，５２は第７図の実施例と同
様、抵抗で置換してもよい。
単結晶半導体を出発母材として用いて回路を製作
する場合に多く利用される。本実施例ではダイオ
ード５１，５２を利用して残留電荷を放電してい
る。ただし、これまでの例と異なりダイオード５
１，５２のアノード側の接続点は両サイリスタ
１，１５のＰゲート８および８８である。この場
合、ダイオード５１，５２は第７図の実施例と同
様、抵抗で置換してもよい。
以上の実施例においては双方向の半導体スイツ
チ回路について説明したが、第１図に示すように
一方向の半導体スイツチ回路でも適用可能であ
り、また、トランジスタ９はpnp3層構造でなく、
npn3層構造であつてもよい。
チ回路について説明したが、第１図に示すように
一方向の半導体スイツチ回路でも適用可能であ
り、また、トランジスタ９はpnp3層構造でなく、
npn3層構造であつてもよい。
以上説明したように本発明によれば、耐雑音性
能を一段と高めることができるので工業上利する
ところ大である。
能を一段と高めることができるので工業上利する
ところ大である。
第１図、第２図は従来の半導体スイツチ回路を
示す図、第３図、第４図は第１図、第２図に示す
半導体スイツチ回路の動作説明図、第５図〜第８
図はそれぞれ本発明の異なる実施例を示す図であ
る。 １……サイリスタ、２……ｐエミツタ層、３…
…ｎベース層、４……ｐベース、５……ｎエミツ
タ層、６……アノード、７……カソード、８……
ゲート、９，１０……トランジスタ、１１……抵
抗、１２，３５……ダイオード。
示す図、第３図、第４図は第１図、第２図に示す
半導体スイツチ回路の動作説明図、第５図〜第８
図はそれぞれ本発明の異なる実施例を示す図であ
る。 １……サイリスタ、２……ｐエミツタ層、３…
…ｎベース層、４……ｐベース、５……ｎエミツ
タ層、６……アノード、７……カソード、８……
ゲート、９，１０……トランジスタ、１１……抵
抗、１２，３５……ダイオード。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２の主端子と、 第１及び第２の主端子間に極性を逆にして並列
接続され、それぞれがｐエミツタ層、ｎベース
層、ｐベース層及びｎエミツタ層の連続した４層
を有する別個に形成された第１及び第２のサイリ
スタと、 第１及び第２のサイリスタのｐベース層に接続
された第１及び第２のゲート端子と、 それぞれのコレクタとエミツタを第１及び第２
のサイリスタのｐベース層とｎエミツタ層に接続
した第１及び第２のトランジスタと、 コレクタとエミツタを第１及び第２のトランジ
スタのベースに接続したpnp形の第３のトランジ
スタと、 第１のトランジスタのベースとエミツタ間及び
第２のトランジスタのベースとエミツタの間にそ
れぞれ接続されて第３のトランジスタの放電路を
形成する第１及び第２の回路素子と、 第３のトランジスタのベースと第１及び第２の
サイリスタのｎベース層との間に接続して、第３
のトランジスタに蓄積した電荷を第１及び第２の
サイリスタへ放出するための第３及び第４の回路
素子と、を具備することを特徴とする半導体スイ
ツチ回路。 ２ 特許請求の範囲第１項において、第１、第
２、第３及び第４の回路素子がダイオードである
ことを特徴とする半導体スイツチ回路。 ３ 特許請求の範囲第１項において、第１及び第
２の回路素子がダイオード、第３及び第４の回路
素子が抵抗であることを特徴とする半導体スイツ
チ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12594980A JPS5752370A (en) | 1980-09-12 | 1980-09-12 | Semiconductor switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12594980A JPS5752370A (en) | 1980-09-12 | 1980-09-12 | Semiconductor switching circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5752370A JPS5752370A (en) | 1982-03-27 |
| JPH022331B2 true JPH022331B2 (ja) | 1990-01-17 |
Family
ID=14922954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12594980A Granted JPS5752370A (en) | 1980-09-12 | 1980-09-12 | Semiconductor switching circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5752370A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5549034A (en) * | 1978-10-04 | 1980-04-08 | Hitachi Ltd | Semiconductor switch |
-
1980
- 1980-09-12 JP JP12594980A patent/JPS5752370A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5752370A (en) | 1982-03-27 |
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