JPH02234239A - 実行ブレーク制御回路 - Google Patents
実行ブレーク制御回路Info
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- JPH02234239A JPH02234239A JP1055832A JP5583289A JPH02234239A JP H02234239 A JPH02234239 A JP H02234239A JP 1055832 A JP1055832 A JP 1055832A JP 5583289 A JP5583289 A JP 5583289A JP H02234239 A JPH02234239 A JP H02234239A
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- Japan
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- 230000037431 insertion Effects 0.000 claims abstract description 17
- 238000001514 detection method Methods 0.000 claims description 14
- 230000009471 action Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
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- 238000004513 sizing Methods 0.000 description 4
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- 238000005070 sampling Methods 0.000 description 2
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- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
この発明は、被試験器上のマイクロプロセッサ（ｃ：ｐ
ｕ）の動きをエミュレートして、被試験器上のプログラ
ムをデバッグするインサーキットエミュレー夕において
、特にダイナミックバスサイジング機能をもつＣＰＵの
動作をエミュレートする際の実行ブレーク制御回路に関
するものである．（ｂ）従来技術と問題点 次に、第２図を参照して従来技術の構成を説明する． 第２図の１は検出部、２はブレーク命令挿入部、２Ａは
ブレーク命令、２Ｂはバッファ、３はターゲットＣＰＵ
（以下、ＴＣＰｔＪという．）、４はデータパスバッ
ファ、５は実機である．インサーキットエミュレータ（
ＩＣＥ）の主な機能の一つに実行ブレーク機能がある．
これは第２図のように検出部１がＴＣＰＵ３の命令フェ
ッチアドレスをモニタし、これがあらかじめ設定された
ブレークポイントアドレスと一致した場合に、データパ
スバッファ４をデイセープルとして、ＴＣＰＵ３のデー
タバスｌ２を実機５と切り離すとともに、命令挿入部２
のバッファ２Ｂをイネーブルにすることによって、ＴＣ
ＰＬｌ３に特定のブレーク命令２Ａを読み込ませ、ブレ
ークポイントの命令を実行しようとしたときにブレーク
させる機能である． ブレーク命令２Ａとしては、ＴＣＰＵ３の種類によって
ＩＮＴ命令、ＴＲＡＰ命令または未定義命令などが利用
される．また、インテル８０８６系ＣＰＵのようにデー
タパスのビット幅が、命令の最小ビット長よりも長いＣ
ＰＵの場合は、設定されたブレークポイントがデータパ
スのどのビット位置に相当するかをＩＣＥが判断し、デ
ータパス上の該当するビット位置だけにブレーク命令を
挿入する． 一方、日本電気株式会社製のＶ３３、インテル社製の８
０３８６、モトローラ社製の６８０２０などのＣＰＵは
ダイナミックバスサイジング機能をもつ．これはＣＰＵ
のアクセスするメモリのデータ幅をメモリ側がダイナミ
ックに変更できる機能である． 例えば、Ｖ３Ｂをｃｐｕとした場合、１ ０００Ｈ番地
とＩＯＯＩＨ番地の２バイト（１６ビット）のデータを
リードしようとした場合、ＣＰＵからのアクセスに対し
てメモリからＤＢＳ＝Ｈが返送されれば１６とットデー
タが一度に読まれることになるが、Ｄ Ｂ Ｓ ＝ Ｌ
のときはＩＯＯＯＨ番地のデータだけが有効となり、Ｃ
ＰＵは再度１００１Ｈ番地のデータをリードし直すこと
になる．このとき注意すべきことは、ＩＯＯＩＨ番地の
データが、通常はＤ８〜Ｄｌ５の位置が有効であるにも
かかわらずこの場合だけ、Ｄｏ〜Ｄ７が有効になること
である． したがって、ダイナミックバスサイジング機能をもつＣ
ＰＵに実行ブレークをかける場合、メモリのビット幅に
よってブレーク命令を挿入する位置をダイナミックに変
えなければならない場合があることになり、実行ブレー
ク回路にはそのための制御回路が必要となる． 次に、第３図を参照して従来技術によるＶ３３用実行ブ
レーク制御回路を説明する． 第３図のＩＡはコンバレー夕、ＩＣはフリップフロップ
《以下、ＦＦという．》、ＩＤはゲート回路、２Ｃと２
Ｄはバッファである． コンパレータＩＡは、あらかじめ設定されたブレークポ
イント情報と第２図のアドレス・ステータスバス１１の
情報を比較する． コンパレータＩＡは、比較結果によって下位アドレス側
ブレーク検出信号１４《以下、検出信号１４という．）
と上位アドレス側ブレーク検出信号１５（以下、検出信
号１５という．）を出す．ＦＦＩＣは、バスサイクル時
にメモリから返送されるＤＢ８信号１８を信号１９でサ
ンプリングする． 信号１９は、ＴＣＰＵ３がＤＢ８をサンプリングするタ
イミングで、ハイレベルに立上がるようにＴＣ Ｐ ｔ
Ｊ ３／＼入出力される信号をもとにＩＣＥが生成する
信号である． コンパレータＩＡ−ＦＦＩＣの出力をゲート回路ＩＤに
加える． ゲート回路ＩＤはＦＦＩＣの出力の値によってブレーク
命令２Ａを挿入するデータパスビット位置を制御する信
号を出す． すなわち、ゲート回路ＩＤの下位アドレス側ブレーク挿
入信号（以下、挿入信号）１６でバッファ２Ｃがイネー
ブルになり、バッファ２Ｄがディスエープルにると、ブ
レーク命令２Ａは実機５のデータＤｏ〜Ｄ７のビット位
置に挿入される．ゲート回路ＩＤの上位アドレス側ブレ
ーク挿入信号（以下、挿入信号）１７でバッファ２Ｃが
ディスエープルになり、バッファ２Ｄがイネーブルにな
ると、ブレーク命令２Ａは実機５のデータＤ゜８〜Ｄ１
５のビット位置に挿入される．次に、第３図のタイムチ
ャートを第４図に示す．第４図アはアドレス・ステータ
スバス１ｌの波形図であり、第４図イはＤＢ８信号１８
の波形図である． 第４図ウはデータバスｌ２の波形図である．第４図ウの
ｔ，゜は第４図イのＤＢ８信号１８をサンプリングする
タイミングを示し、ｔ２はデータバス１２をサンプリン
グするタイミングを示す。
ｕ）の動きをエミュレートして、被試験器上のプログラ
ムをデバッグするインサーキットエミュレー夕において
、特にダイナミックバスサイジング機能をもつＣＰＵの
動作をエミュレートする際の実行ブレーク制御回路に関
するものである．（ｂ）従来技術と問題点 次に、第２図を参照して従来技術の構成を説明する． 第２図の１は検出部、２はブレーク命令挿入部、２Ａは
ブレーク命令、２Ｂはバッファ、３はターゲットＣＰＵ
（以下、ＴＣＰｔＪという．）、４はデータパスバッ
ファ、５は実機である．インサーキットエミュレータ（
ＩＣＥ）の主な機能の一つに実行ブレーク機能がある．
これは第２図のように検出部１がＴＣＰＵ３の命令フェ
ッチアドレスをモニタし、これがあらかじめ設定された
ブレークポイントアドレスと一致した場合に、データパ
スバッファ４をデイセープルとして、ＴＣＰＵ３のデー
タバスｌ２を実機５と切り離すとともに、命令挿入部２
のバッファ２Ｂをイネーブルにすることによって、ＴＣ
ＰＬｌ３に特定のブレーク命令２Ａを読み込ませ、ブレ
ークポイントの命令を実行しようとしたときにブレーク
させる機能である． ブレーク命令２Ａとしては、ＴＣＰＵ３の種類によって
ＩＮＴ命令、ＴＲＡＰ命令または未定義命令などが利用
される．また、インテル８０８６系ＣＰＵのようにデー
タパスのビット幅が、命令の最小ビット長よりも長いＣ
ＰＵの場合は、設定されたブレークポイントがデータパ
スのどのビット位置に相当するかをＩＣＥが判断し、デ
ータパス上の該当するビット位置だけにブレーク命令を
挿入する． 一方、日本電気株式会社製のＶ３３、インテル社製の８
０３８６、モトローラ社製の６８０２０などのＣＰＵは
ダイナミックバスサイジング機能をもつ．これはＣＰＵ
のアクセスするメモリのデータ幅をメモリ側がダイナミ
ックに変更できる機能である． 例えば、Ｖ３Ｂをｃｐｕとした場合、１ ０００Ｈ番地
とＩＯＯＩＨ番地の２バイト（１６ビット）のデータを
リードしようとした場合、ＣＰＵからのアクセスに対し
てメモリからＤＢＳ＝Ｈが返送されれば１６とットデー
タが一度に読まれることになるが、Ｄ Ｂ Ｓ ＝ Ｌ
のときはＩＯＯＯＨ番地のデータだけが有効となり、Ｃ
ＰＵは再度１００１Ｈ番地のデータをリードし直すこと
になる．このとき注意すべきことは、ＩＯＯＩＨ番地の
データが、通常はＤ８〜Ｄｌ５の位置が有効であるにも
かかわらずこの場合だけ、Ｄｏ〜Ｄ７が有効になること
である． したがって、ダイナミックバスサイジング機能をもつＣ
ＰＵに実行ブレークをかける場合、メモリのビット幅に
よってブレーク命令を挿入する位置をダイナミックに変
えなければならない場合があることになり、実行ブレー
ク回路にはそのための制御回路が必要となる． 次に、第３図を参照して従来技術によるＶ３３用実行ブ
レーク制御回路を説明する． 第３図のＩＡはコンバレー夕、ＩＣはフリップフロップ
《以下、ＦＦという．》、ＩＤはゲート回路、２Ｃと２
Ｄはバッファである． コンパレータＩＡは、あらかじめ設定されたブレークポ
イント情報と第２図のアドレス・ステータスバス１１の
情報を比較する． コンパレータＩＡは、比較結果によって下位アドレス側
ブレーク検出信号１４《以下、検出信号１４という．）
と上位アドレス側ブレーク検出信号１５（以下、検出信
号１５という．）を出す．ＦＦＩＣは、バスサイクル時
にメモリから返送されるＤＢ８信号１８を信号１９でサ
ンプリングする． 信号１９は、ＴＣＰＵ３がＤＢ８をサンプリングするタ
イミングで、ハイレベルに立上がるようにＴＣ Ｐ ｔ
Ｊ ３／＼入出力される信号をもとにＩＣＥが生成する
信号である． コンパレータＩＡ−ＦＦＩＣの出力をゲート回路ＩＤに
加える． ゲート回路ＩＤはＦＦＩＣの出力の値によってブレーク
命令２Ａを挿入するデータパスビット位置を制御する信
号を出す． すなわち、ゲート回路ＩＤの下位アドレス側ブレーク挿
入信号（以下、挿入信号）１６でバッファ２Ｃがイネー
ブルになり、バッファ２Ｄがディスエープルにると、ブ
レーク命令２Ａは実機５のデータＤｏ〜Ｄ７のビット位
置に挿入される．ゲート回路ＩＤの上位アドレス側ブレ
ーク挿入信号（以下、挿入信号）１７でバッファ２Ｃが
ディスエープルになり、バッファ２Ｄがイネーブルにな
ると、ブレーク命令２Ａは実機５のデータＤ゜８〜Ｄ１
５のビット位置に挿入される．次に、第３図のタイムチ
ャートを第４図に示す．第４図アはアドレス・ステータ
スバス１ｌの波形図であり、第４図イはＤＢ８信号１８
の波形図である． 第４図ウはデータバスｌ２の波形図である．第４図ウの
ｔ，゜は第４図イのＤＢ８信号１８をサンプリングする
タイミングを示し、ｔ２はデータバス１２をサンプリン
グするタイミングを示す。
第４図ウのＴ，は制御のために許される時間であり、Ｔ
２はセットアップタイムである．第４図に示すように、
ＤＢＳ信号１８のサンプルタイミングｔ，からデータパ
スに確定データを乗せるまでの時間＝Ｔ．が短く、第４
図のクロックが１６ＭＨｚのときに２０ｎｓ程度しかな
いなめ第３図のフリップフロップ、ゲーｌ・類等の遅延
時間が問題となり、さらにクロック周波数が高速になっ
た場合にデータサンプルタイミングまでにブレーク命令
２Ａを用意できないという問題がある．（Ｃ）発明の目
的 この発明は、ＣＰｔＪが８ビットのデータをリードして
いるときは、残りの８ビットのデータパスには何が乗っ
ていてもいいことを利用して、メモリから返送されるＤ
ＢＳの値にはよらず、ＣＰＵからのメモリアクセス情報
だけでブレーク命令挿入部を制御することにより、制御
のための処理時間を確保して高速クロックにも対応でき
るようにすることを目的とする． （ｄ）発明の実施例 次に、第１図を参照してこの発明の実施例の横成を説明
する． 第１図のＩＢはゲート回路であり、その他は、第３図と
同じものである． Ｔ Ｃ Ｐ Ｕ ３から出るアドレスとステータス情報
をコンパレータＩＡに入れる． ただし、アドレス信号１３はＣＰＵが上位アドレス側デ
ータだけをアクセスするか下位アドレス側データもアク
セスするかを表わす信号である《この場合ＡＯ）， さらに、アドレス信号１３とコンパレータＩＡの検出信
号１５から、ＴＣＰＬｌ３が上位アドレスをアクセスし
、かつ上位アドレス側のブレークが検出された場合に下
位アドレス側にもブレークを挿入するように制御するた
めのゲート回路ＩＢを接続する． ゲート回路ＩＢは挿入信号１６と挿入信号１７を発生す
る． 挿入信号１６と挿入信号１７でそれぞれデータパスの下
位アドレス側、上位アドレス側が制御され、これらの信
号がアクティブのときには該当するデータパスに対して
第２図のデータパスバッファ４がディセープルとなり、
同時にバッファ２Ｂがイネーブルとなってブレーク命令
２Ａが挿入されることになる． 次に、第１図のタイムチャートを第５図に示す．第５図
アは第４図アと同じであり、第５図イは第４図ウと同じ
である． 第５図イのＴ３は制御のために許される時間であり、第
４図ウのＴ，に対応する． 次に、第６図の表を用いて第１図の作用を詳細に説明す
る． まず下位アドレス側にブレークボンｌ一が設定された場
合を考える．（Ａの条件） ＣＰＵが１６とットデータをアクセスする場合、即ちＡ
Ｏ＝Ｌ，ＵＢＥ＝Ｌの場合はデータパスサイズが８ビッ
トであっても１６ビットであっても、すなわちＤＢＳ＝
ＬであってもＨであっても下位アドレス側にブレーク命
令を挿入すればよい．《条件Ｃ，Ｄ） ＣＰＵが上位アドレス側データのみをアクセスする場合
は、データサイズによらずブレーク命令を挿入しない．
（条件Ｅ，Ｆ） ＣＰＵが下位アドレス側データのみをアクセスする場合
は、データパスサイズによらず下位アドレス側にブレー
ク命令を挿入する．（条件Ｇ．Ｈ）ｔＪＢＥ＝１、ＡＯ
＝１の状態はあり得ないので、考慮する必要がない．（
条件Ｉ） また、上位アドレス側にブレークボイン１・設定された
場合は、（条件Ｂ）ＣＰｔＪが１６ビッＩ・アクセスす
る場合、ＤＢＳ＝Ｌのときはく条件Ｃ）上位アドレスは
ドントケアであり、ＤＢＳ＝Ｈのときはく条件Ｄ》有効
となるた悦、ＩＣＥの処理上はとりあえずＤＢＳによら
ず上位アドレス側に一律ブレーク命令を挿入しておけば
よい．ＣＰＵが下位アドレス側８ビットをアクセスする
ときはＤＢＳによらず下位アドレス側にブレーク命令を
挿入しない（条件Ｇ．Ｈ）， また、ｔＪＢＥ＝ＡＯ＝｝Ｉはあり得ないので、考慮不
要である（条件Ｉ）． したがって、以上の条件では、すべてデータパスサイズ
によらずダイナミックバスサイジング機能のないＣＰＵ
のときと同様の方法でブレーク命令を挿入すればよい． 一方、上位アドレス側にブレークポイントが設定され、
ＣＰＵが上位アドレス側８ビットをアクセスする場合、
データパスサイズが８ビット、すなわちＤＢＳ＝Ｌのと
きはブレーク命令を下位アドレス側に《条件ＢかつＥ》
、データパスサイズが１６ビットすなわちＤＢＳ＝Ｈの
ときはブレーク命令を上位アドレス側に《条件ＢかつＦ
》挿入する必要がある． しかし、この場合でも条件Ｅの上位アドレス側データパ
ス，条件Ｆの下位アドレス側データパスはともにドント
ケアであり、何が乗っ゜（いても構わない． したがってこの条件の場合には、ＩＣＥはＤＢＳの値に
よらず、上位アドレス側一下位アドレス側の両方にブレ
ーク命令を挿入すればよいことになる．これを制御する
のは第１図のゲート回路ＩＢである． すなわち、ＡＯ＝Ｈ （上位アドレスアクセス》かつ上
位アドレス側ブレーク挿入信号アクティブのときは、下
位アドレス側ブレーク挿入信号もアクティブとする． これによりすべての条件で、メモリから返送されるＤＢ
Ｓ信号によらず、ＣＰＵからの出力信号だけでブレーク
挿入を制御することができる．（ｅ）発明の効果 この発明によれば、第５図のタイムチャートのように、
ブレーク制御のために許される時間は、ＣＰＵがアクセ
ス信号を出力してからデータパスをサンプルするまでの
間となり、１６ＭＨｚ動作時でも約７０ｎｓを確保でき
る．したがって、処理時間に余裕ができ、動作が安定す
るとともに、さらにＣＰＵの動作クロックが高速になっ
てもＩＣＥが追従することができる．
２はセットアップタイムである．第４図に示すように、
ＤＢＳ信号１８のサンプルタイミングｔ，からデータパ
スに確定データを乗せるまでの時間＝Ｔ．が短く、第４
図のクロックが１６ＭＨｚのときに２０ｎｓ程度しかな
いなめ第３図のフリップフロップ、ゲーｌ・類等の遅延
時間が問題となり、さらにクロック周波数が高速になっ
た場合にデータサンプルタイミングまでにブレーク命令
２Ａを用意できないという問題がある．（Ｃ）発明の目
的 この発明は、ＣＰｔＪが８ビットのデータをリードして
いるときは、残りの８ビットのデータパスには何が乗っ
ていてもいいことを利用して、メモリから返送されるＤ
ＢＳの値にはよらず、ＣＰＵからのメモリアクセス情報
だけでブレーク命令挿入部を制御することにより、制御
のための処理時間を確保して高速クロックにも対応でき
るようにすることを目的とする． （ｄ）発明の実施例 次に、第１図を参照してこの発明の実施例の横成を説明
する． 第１図のＩＢはゲート回路であり、その他は、第３図と
同じものである． Ｔ Ｃ Ｐ Ｕ ３から出るアドレスとステータス情報
をコンパレータＩＡに入れる． ただし、アドレス信号１３はＣＰＵが上位アドレス側デ
ータだけをアクセスするか下位アドレス側データもアク
セスするかを表わす信号である《この場合ＡＯ）， さらに、アドレス信号１３とコンパレータＩＡの検出信
号１５から、ＴＣＰＬｌ３が上位アドレスをアクセスし
、かつ上位アドレス側のブレークが検出された場合に下
位アドレス側にもブレークを挿入するように制御するた
めのゲート回路ＩＢを接続する． ゲート回路ＩＢは挿入信号１６と挿入信号１７を発生す
る． 挿入信号１６と挿入信号１７でそれぞれデータパスの下
位アドレス側、上位アドレス側が制御され、これらの信
号がアクティブのときには該当するデータパスに対して
第２図のデータパスバッファ４がディセープルとなり、
同時にバッファ２Ｂがイネーブルとなってブレーク命令
２Ａが挿入されることになる． 次に、第１図のタイムチャートを第５図に示す．第５図
アは第４図アと同じであり、第５図イは第４図ウと同じ
である． 第５図イのＴ３は制御のために許される時間であり、第
４図ウのＴ，に対応する． 次に、第６図の表を用いて第１図の作用を詳細に説明す
る． まず下位アドレス側にブレークボンｌ一が設定された場
合を考える．（Ａの条件） ＣＰＵが１６とットデータをアクセスする場合、即ちＡ
Ｏ＝Ｌ，ＵＢＥ＝Ｌの場合はデータパスサイズが８ビッ
トであっても１６ビットであっても、すなわちＤＢＳ＝
ＬであってもＨであっても下位アドレス側にブレーク命
令を挿入すればよい．《条件Ｃ，Ｄ） ＣＰＵが上位アドレス側データのみをアクセスする場合
は、データサイズによらずブレーク命令を挿入しない．
（条件Ｅ，Ｆ） ＣＰＵが下位アドレス側データのみをアクセスする場合
は、データパスサイズによらず下位アドレス側にブレー
ク命令を挿入する．（条件Ｇ．Ｈ）ｔＪＢＥ＝１、ＡＯ
＝１の状態はあり得ないので、考慮する必要がない．（
条件Ｉ） また、上位アドレス側にブレークボイン１・設定された
場合は、（条件Ｂ）ＣＰｔＪが１６ビッＩ・アクセスす
る場合、ＤＢＳ＝Ｌのときはく条件Ｃ）上位アドレスは
ドントケアであり、ＤＢＳ＝Ｈのときはく条件Ｄ》有効
となるた悦、ＩＣＥの処理上はとりあえずＤＢＳによら
ず上位アドレス側に一律ブレーク命令を挿入しておけば
よい．ＣＰＵが下位アドレス側８ビットをアクセスする
ときはＤＢＳによらず下位アドレス側にブレーク命令を
挿入しない（条件Ｇ．Ｈ）， また、ｔＪＢＥ＝ＡＯ＝｝Ｉはあり得ないので、考慮不
要である（条件Ｉ）． したがって、以上の条件では、すべてデータパスサイズ
によらずダイナミックバスサイジング機能のないＣＰＵ
のときと同様の方法でブレーク命令を挿入すればよい． 一方、上位アドレス側にブレークポイントが設定され、
ＣＰＵが上位アドレス側８ビットをアクセスする場合、
データパスサイズが８ビット、すなわちＤＢＳ＝Ｌのと
きはブレーク命令を下位アドレス側に《条件ＢかつＥ》
、データパスサイズが１６ビットすなわちＤＢＳ＝Ｈの
ときはブレーク命令を上位アドレス側に《条件ＢかつＦ
》挿入する必要がある． しかし、この場合でも条件Ｅの上位アドレス側データパ
ス，条件Ｆの下位アドレス側データパスはともにドント
ケアであり、何が乗っ゜（いても構わない． したがってこの条件の場合には、ＩＣＥはＤＢＳの値に
よらず、上位アドレス側一下位アドレス側の両方にブレ
ーク命令を挿入すればよいことになる．これを制御する
のは第１図のゲート回路ＩＢである． すなわち、ＡＯ＝Ｈ （上位アドレスアクセス》かつ上
位アドレス側ブレーク挿入信号アクティブのときは、下
位アドレス側ブレーク挿入信号もアクティブとする． これによりすべての条件で、メモリから返送されるＤＢ
Ｓ信号によらず、ＣＰＵからの出力信号だけでブレーク
挿入を制御することができる．（ｅ）発明の効果 この発明によれば、第５図のタイムチャートのように、
ブレーク制御のために許される時間は、ＣＰＵがアクセ
ス信号を出力してからデータパスをサンプルするまでの
間となり、１６ＭＨｚ動作時でも約７０ｎｓを確保でき
る．したがって、処理時間に余裕ができ、動作が安定す
るとともに、さらにＣＰＵの動作クロックが高速になっ
てもＩＣＥが追従することができる．
第１図はこの発明による実施例の構成図、第２図は従来
技術の楕成図、第３図は従来技術のＶ３３用実行ブレー
ク制御回路の説明図、第４図は第３図のタイムチャート
、第５図は第１図のタイムチャート、第６図は第１図の
作用説明用の表である． １・・・・・・検出部、ＩＡ・・・・・・コンバレー夕
、ＩＢ・・・・・・ゲート回路、ＩＣ・・・・・・フリ
ップフロツプ（ＦＦ）、ＩＤ・・・・・・ゲート回路、
２・・・・・・ブレーク命令挿入部、２人・・・・・・
ブレーク命令、２Ｂ・２Ｃ・２Ｄ・・・・・・バッファ
、３・・・・・・ターゲツ１・ＣＰＵ（ＴＣＰＵ）、４
・・・・・・データパスバツファ、５・・・・・一実機
，１１・・・・・・アドレス・ステータスバス、１２・
・・・・・データパス，１３・・・・・・信号（ＡＯ
）、ｌ４・・・・・一下位アドレス側ブレーク検出信号
（検出信号）、１５・・・・・・上位アドレス側ブレー
ク検出信号（検出信号）、ｌ６・１７・・・・・一挿入
信号、１８・・・・・・ＤＢ８信号、１９・−・・・・
信号．代理人 弁理士 小 俣 欽 司 ア イ 纂 図 第 図
技術の楕成図、第３図は従来技術のＶ３３用実行ブレー
ク制御回路の説明図、第４図は第３図のタイムチャート
、第５図は第１図のタイムチャート、第６図は第１図の
作用説明用の表である． １・・・・・・検出部、ＩＡ・・・・・・コンバレー夕
、ＩＢ・・・・・・ゲート回路、ＩＣ・・・・・・フリ
ップフロツプ（ＦＦ）、ＩＤ・・・・・・ゲート回路、
２・・・・・・ブレーク命令挿入部、２人・・・・・・
ブレーク命令、２Ｂ・２Ｃ・２Ｄ・・・・・・バッファ
、３・・・・・・ターゲツ１・ＣＰＵ（ＴＣＰＵ）、４
・・・・・・データパスバツファ、５・・・・・一実機
，１１・・・・・・アドレス・ステータスバス、１２・
・・・・・データパス，１３・・・・・・信号（ＡＯ
）、ｌ４・・・・・一下位アドレス側ブレーク検出信号
（検出信号）、１５・・・・・・上位アドレス側ブレー
ク検出信号（検出信号）、ｌ６・１７・・・・・一挿入
信号、１８・・・・・・ＤＢ８信号、１９・−・・・・
信号．代理人 弁理士 小 俣 欽 司 ア イ 纂 図 第 図
Claims (1)
- １、ＣＰＵからのアドレス信号とステータス信号を入れ
、あらかじめ設定されたブレークポイント情報と比較し
て下位アドレス側ブレーク検出信号（１４）と上位アド
レス側ブレーク検出信号（１５）を出すコンパレータ（
１Ａ）と、コンパレータ（１Ａ）の入力のうち下位アド
レス側データのアクセスの有無を示すアドレス信号（１
３）と信号（１４）、（１５）から下位アドレス側ブレ
ーク挿入信号（１６）と上位アドレス側ブレーク挿入信
号（１７）を発生するゲート回路（１Ｂ）を備えること
を特徴とする実行ブレーク制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055832A JPH02234239A (ja) | 1989-03-08 | 1989-03-08 | 実行ブレーク制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055832A JPH02234239A (ja) | 1989-03-08 | 1989-03-08 | 実行ブレーク制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02234239A true JPH02234239A (ja) | 1990-09-17 |
Family
ID=13009950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1055832A Pending JPH02234239A (ja) | 1989-03-08 | 1989-03-08 | 実行ブレーク制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02234239A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619734A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | プロセツサ制御方式 |
-
1989
- 1989-03-08 JP JP1055832A patent/JPH02234239A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619734A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | プロセツサ制御方式 |
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