JPH02234576A - 固体カメラ - Google Patents

固体カメラ

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JPH02234576A
JPH02234576A JP1055661A JP5566189A JPH02234576A JP H02234576 A JPH02234576 A JP H02234576A JP 1055661 A JP1055661 A JP 1055661A JP 5566189 A JP5566189 A JP 5566189A JP H02234576 A JPH02234576 A JP H02234576A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、像記録媒体として固体メモリ装置を使用する
固体カメラに関する。
［従来の技術］ 固体メモリ装置、所謂メモリ・カートリッジを画像記録
媒体とする固体カメラは公知であり、固体カメラにおい
て連写速度の向上を図る構成が、昭和５６年特許出願公
開第１２６３８７号に記載されている。第３図はその構
成ブロック図を示す。
１０は撮影レンズ、１２は固体撮像素子、１４はアナロ
グ画像処理回路、１６はＡ／Ｄ変換器、１８はラッチ回
路、２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ
，２０ｇ，２０ｈは８ビット・パラレル信号をシリアル
信号に変換するパラレル・シリアル（Ｐ／Ｓ）変換器、
２２は半導体メモリを記憶素子とする８個のメモリ・パ
ック２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ
，２２ｇ，２２ｈを具備するメモリ・カートリッジ、２
３はクロック回路である。
撮像素子１２は、撮影レンズ１０による被写体像を電気
信号に変換し、アナログ画像処理回路１４は撮像素子１
．２の出力に公知のアナログ画像処理を施す。Ａ／Ｄ変
換器１６は、アナログ画像処理回路１４の出力の１画素
の信号を８ビット・ディジタル信号に変換する。この８
ビット・データはラッチ回路１８でラッチされ、１画素
毎に順番にＰ／Ｓ変換器２０ａ〜２０ｈに供給される。
ラッチ回路１８はこの場合、８ビット×８個のラッチ素
子からなり、第１の画素データをＰ／Ｓ変換器２０ａに
、第２の画素データをＰ／Ｓ変換器２０ｂに、というよ
うに画素毎に循環的にＰ／Ｓ変換器２０ａ〜２０ｈに供
給する。
Ｐ／Ｓ変換器２０ａ〜２０ｈは８ビット・パラレル信号
をシリアル信号に変換し、そのシリアル出力は、それぞ
れ対応のメモリ・パック２２ａ〜２２ｈに格納される。
このような構成により、１個のメモリ・バックに全画素
データを格納する場合に比べ１／８の時間で記録でき、
記録時間を短縮できる。換言すれば、連写速度を速める
ことができる。一般的には、Ｎ個のメモリ・パック及び
Ｎ個のＰ／Ｓ変換器を設け、ラッチ回路１８を８ビット
ＸＮ個のラッチ素子で構成すれば、記録時間を１／Ｎに
短縮できる。
［発明が解決しようとする課題］ しかし上記従来例では、１枚の画像がメモリ・カートリ
ッジ２２の複数のメモリ・パック２２ａ〜２２ｈに分散
して格納・されるので、全てのメモリ・バックが揃わな
いと、記録画像を再生できなくなるという欠点がある。
また、記録時間の短縮のために、多くのＰ／Ｓ変換器及
び多数のラッチ素子が必要になり、回路が複雑化する。
そこで本発明は、速写速度に関して同様の利点を享受出
来、上記の不都合が無い固体カメラを提示することを目
的とする。
［課題を解決するための手段］ 本発明に係る固体カメラは、複数のメモリ領域に区分さ
れる固体メモリ装置を画像記録媒体として使用する固体
カメラであって、１画素のディジタル・データをパラレ
ルに当２亥固体メモリ装置に供給し、ビット毎に固体メ
モリ装置の別々のメモリ領域に記録することを特徴とす
る。
［作用］ 上記手段により、１枚の画像データを１つのメモリ領域
にシリアルに記録する場合に比べ、固体メモリ装置への
記録時間をビット数分の１に相当する時間に短縮できる
。従って、連写速度をより速めることができる。また、
回路構成も簡単なものでよいので、回路が複雑化するこ
ともない。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
第１図は本発明の一実施例の構成ブロック図である。第
２図と同じ構成要素には同じ符号を付してある。２４は
、Ａ／Ｄ変換器１６の８ビット出力ｂ，〜ｂ０に対応し
て８個のメモリ・パック２４ａ２４ｂ，２４ｃ，２４ｄ
，２４ｅ，２４ｆ，２４ｇ＋　　２４ｈを具備するメモ
リ・カートリッジである。即ち、Ａ／Ｄ変換器１６の８
ビット出力ｂ，〜ｂ０のビットｂ，はメモリ・パック２
４ａに入力し、ビットｂ６はメモリ・バック２４ｂに入
力し、ビットｂ．はメモリ・パック２４ｃに人力し、ビ
ットｂ４はメモリ・バック２４ｄに入力し、とットｂｍ
はメモリ・バック２４ｅに入力し、ビットｂ，はメモリ
・パック２４ｆに入力し、ビットｂ．はメモリ・パック
２４ｇに入力し、ビットｂ０はメモリ・パック２４ｈに
入力する。２５は、撮像素子１２、アナログ画像処理回
路１４及びＡ／Ｄ変換器１６の動作タイミングを規定す
るクロツクを発生するクロック発生回路である。
撮影レンズ１０による被写体像は、従来例と同様に撮像
素子１２により電気信号に変換され、アナログ画像処理
回路１４で処理されてＡ／Ｄ変換器１６により８ビット
のディジタル・データに変換される。Ａ／Ｄ変換器１６
の出力データは、ビット毎にそれぞれメモリ・カートリ
ッジ２４のメモリ・パック２４ａ〜２４ｈに格納される
。１個の画素データをメモリ・カートリッジ２４に記録
するのに、１ビットの書き込み時間で済むので、１個の
メモリ・バックに１個の画素データを記録する場合に比
べ、１／８の時間で済む。
第１図では、Ａ／Ｄ変換器１６の出力ビット数に合わせ
て、メモリ・カートリッジ２４に８個のメモリ・パック
２２ａ〜２２ｈを設けている。勿論、メモリ・パックの
数とＡ／Ｄ変換器の出力ビット数とを合わせていれば、
その他の組合わせでもよい。
第２図は本発明の別の実施例の構成ブロック図を示す。
２６は８ビット×２個のラッチ素子からなるラッチ回路
、２８は、１６個のメモリ・パック３０ａ　〜３０ｈ，
３２ａ　〜３２ｈを具備するメモリ・カートリッジ、３
４は、撮像素子１２、アナログ画像処理回路１４、Ａ／
Ｄ変換器１６及びラッチ回路２６の動作タイミングを規
定するクロックを発生するクロツク発生回路である。
メモＩＪ−パック３０ａ〜３０ｈには、第１図の実施例
のメモリ・バック２２ａ〜２２ｈと同様に、１個の８ビ
ット画素データの各ビットが同時に記録され、また、メ
モリ・バック３２ａ〜３２ｈも同様に、１個の８ビット
画素データの各ビットｂ，〜ｂ０が同時に記録される。
ラッチ回路２６は画素毎に、Ａ／Ｄ変換器１６の８ビッ
ト出力をメモリ・バック３０ａ〜３０ｈ又はメモリ・バ
ック３２ａ〜３２ｈに交互に振り分ける。つまり、最初
の画素信号がＡ／Ｄ変換器１６でディジタル化されると
、その８ビット・データは、ラッチ回路２６でラッチさ
れ、第１図の場合と同様に、各ビット毎にメモリ・バッ
ク３０ａ〜３０ｈに記録される。
次の画素では、ラッチ回路２６はＡ／Ｄ変換器１６の出
力データをラッチして、メモリ・パック３２ａ〜３２ｈ
に印加する。これにより、第２の画素のデータはメモリ
・パック３２ａ〜３２ｈに記録される。
このように、メモリ・バック３０ａ〜３０ｈと、メモリ
・パック３２ａ〜３２ｈとを１画素毎に交互に利用する
ことにより、１個のメモリ・パックだけで記録する場合
に比べて記録時間を１／１６に短縮できる。
第２図の実施例の場合を一般化すると、Ａ／Ｄ変換器１
６の出力ビット数がｎの場合、ラッチ回路２６のラッチ
素子数をｎＸｍ個とすると、ｎ×ｍ個のメモリ・パック
を使って、記録時間を、１個のメモリ・パックの場合の
（ｎＸｍ）分の１に短縮できる。但し、ｎ，ｍは正の整
数である。
［発明の効果］ 以上の説明から容易に理解できるように、本発明によれ
ば、回路を複雑にすることなしに、記録時間を大幅に短
縮でき、従って、高い連写速度を実現できる。
【図面の簡単な説明】
第１図は本発明の一実施例の構成ブロック図、第２図は
本発明の別の実施例の構成ブロック図、第３図は従来例
の構成ブロック図である。 １０：撮影レンズ　１２：固体撮像素子　１４：アナロ
グ画像処理回路　１　６　：　Ａ／Ｄ変換器　２４．２
８：メモリ・カートリッジ　２４ａ〜２４ｈ，３０ａ　
〜３０ｈ，３２ａ　〜３２ｈ　：メモリ・パック　２６
：ラッチ回路

Claims (1)

    【特許請求の範囲】
  1. 複数のメモリ領域に区分される固体メモリ装置を画像記
    録媒体として使用する固体カメラであって、１画素のデ
    ィジタル・データをパラレルに当該固体メモリ装置に供
    給し、ビット毎に固体メモリ装置の別々のメモリ領域に
    記録することを特徴とする固体カメラ。
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