JPH02235027A - アクティブマトリクスアレイ基板及びその製造方法 - Google Patents
アクティブマトリクスアレイ基板及びその製造方法Info
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- JPH02235027A JPH02235027A JP1057020A JP5702089A JPH02235027A JP H02235027 A JPH02235027 A JP H02235027A JP 1057020 A JP1057020 A JP 1057020A JP 5702089 A JP5702089 A JP 5702089A JP H02235027 A JPH02235027 A JP H02235027A
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- Japan
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- semiconductor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、映像表示用液晶テレビやコンピュータ端末用
ディスプレイ等で用いられる表示装置に関わり、特にそ
れに用いられるアクティブマトリクスアレイ基板及びそ
の製造方法に関するものである。
ディスプレイ等で用いられる表示装置に関わり、特にそ
れに用いられるアクティブマトリクスアレイ基板及びそ
の製造方法に関するものである。
以下、その代表例として、液晶表示装置に用いられてい
るものを中心に説明を行う。
るものを中心に説明を行う。
従来の技術
近年、表示装置への応用を中心として、透光性基板上に
薄膜トランジスタ（以下ＴＰＴと略称する）等のスイッ
チング素子と画素電極とをマトリクス状に形成したアク
ティブマトリクスアレイ基板の開発が活発である。この
様なアクティブマトリクスアレイ基板の構成を第８図を
用いて説明する。１は透光性基板（図示せず）上に形成
した多結晶シリコン或は非品質シリコンを一構成要素と
するＴＰＴである。ＴＦＴ １のドレイン電極に電気的
に接続した画素電極３とカラーフィルターを形成する透
光性基板上の透明な対向電極４との間に液晶５を注入し
て液晶表示体２が構成される。
薄膜トランジスタ（以下ＴＰＴと略称する）等のスイッ
チング素子と画素電極とをマトリクス状に形成したアク
ティブマトリクスアレイ基板の開発が活発である。この
様なアクティブマトリクスアレイ基板の構成を第８図を
用いて説明する。１は透光性基板（図示せず）上に形成
した多結晶シリコン或は非品質シリコンを一構成要素と
するＴＰＴである。ＴＦＴ １のドレイン電極に電気的
に接続した画素電極３とカラーフィルターを形成する透
光性基板上の透明な対向電極４との間に液晶５を注入し
て液晶表示体２が構成される。
液晶５による静電容量以外に、アクティブマトリクスア
レイ基板に形成された付加容量が付加されることもある
。７はＴＦＴＩのゲート電極に接続したゲート配線（あ
るいは一般的には行配線と称する）、８はＴＦＴＩのソ
ース電極に接続したソース配線（あるいは一般的には列
配線と称する）である。９、１０は周辺の駆動回路であ
る。この図のうち周辺駆動回路９， １０と液晶５と対
向電極４以外の部分がアクティブマトリクスアレイ基板
として１枚の基板上に構成される。
レイ基板に形成された付加容量が付加されることもある
。７はＴＦＴＩのゲート電極に接続したゲート配線（あ
るいは一般的には行配線と称する）、８はＴＦＴＩのソ
ース電極に接続したソース配線（あるいは一般的には列
配線と称する）である。９、１０は周辺の駆動回路であ
る。この図のうち周辺駆動回路９， １０と液晶５と対
向電極４以外の部分がアクティブマトリクスアレイ基板
として１枚の基板上に構成される。
上記のようなアクティブマトリクスアレイ基板を製造す
るには、複数回のフォトマスクを使ったフォトリソグラ
フィ工程が必要となる。表示装置用アクティブマトリク
スアレイ基．板の場合には微細加工が求められるため、
半導体プロセス用のものと同レベルの性能を有する露光
機や位置合わせ機構（マスクアライメント機構）等の付
帯設備が用いられる。従って、フォトマスクを使用する
フォトリングラフィ工程の回数が多いほど、高性能かつ
高価な露光機を使用する回数が増えることになり、アク
ティブマトリクスアレ，イ基板の製造コストが高くなる
。また、アライメント不良などフォトリングラフィ工程
に起因する不良が発生し、フォトリングラフィ工程の回
数が多いほど歩留まりも低下する。
るには、複数回のフォトマスクを使ったフォトリソグラ
フィ工程が必要となる。表示装置用アクティブマトリク
スアレイ基．板の場合には微細加工が求められるため、
半導体プロセス用のものと同レベルの性能を有する露光
機や位置合わせ機構（マスクアライメント機構）等の付
帯設備が用いられる。従って、フォトマスクを使用する
フォトリングラフィ工程の回数が多いほど、高性能かつ
高価な露光機を使用する回数が増えることになり、アク
ティブマトリクスアレ，イ基板の製造コストが高くなる
。また、アライメント不良などフォトリングラフィ工程
に起因する不良が発生し、フォトリングラフィ工程の回
数が多いほど歩留まりも低下する。
こういった観点からできるだけフォトマスクの使用回数
を少なくする工夫が従来検討されている。
を少なくする工夫が従来検討されている。
第９図に示す第１の従来例はフォトマスクを２枚しか使
用しない方法で作られたアクティブマトリクスアレイ基
板の要部の平面図であり、１つの画素電゜極とその周り
の様子を示している。８ａ１８ｂはソース配線、３は画
素電極であり、７ａｓ７ｂはゲート配線である。第１０
図は第９図のＣＤ線での断面図である。作成方法として
は、透光性の基板１１上に透明導電膜１２と低抵抗半導
体層１３とを形成した後、第１のフォトマスクを使った
パターン形成を行い、ソース配線８ ａｌ ８ ｂと
画素電極３と画素電極３につながるドレイン電極３ａと
を同時に形成する。この後半導体層１４とゲート絶縁膜
１５とゲート電極材とを被着し、これら３層を第２のフ
ォトマスクを使ってゲート配線７ａの形にパターン形成
している。またこのときゲート配線部以外の低抵抗半導
体層１３も除去される。１が薄膜トランジスタ（ＴＰＴ
）を構成する領域であり、画素電極３に伝達される信号
はソース配線８ａとドレイン電極３ａとの間で伝達され
る（上記構成についてはたと．えば特表昭５９−５０１
５８２参照）。
用しない方法で作られたアクティブマトリクスアレイ基
板の要部の平面図であり、１つの画素電゜極とその周り
の様子を示している。８ａ１８ｂはソース配線、３は画
素電極であり、７ａｓ７ｂはゲート配線である。第１０
図は第９図のＣＤ線での断面図である。作成方法として
は、透光性の基板１１上に透明導電膜１２と低抵抗半導
体層１３とを形成した後、第１のフォトマスクを使った
パターン形成を行い、ソース配線８ ａｌ ８ ｂと
画素電極３と画素電極３につながるドレイン電極３ａと
を同時に形成する。この後半導体層１４とゲート絶縁膜
１５とゲート電極材とを被着し、これら３層を第２のフ
ォトマスクを使ってゲート配線７ａの形にパターン形成
している。またこのときゲート配線部以外の低抵抗半導
体層１３も除去される。１が薄膜トランジスタ（ＴＰＴ
）を構成する領域であり、画素電極３に伝達される信号
はソース配線８ａとドレイン電極３ａとの間で伝達され
る（上記構成についてはたと．えば特表昭５９−５０１
５８２参照）。
第１の従来例のようにフォトマスクの使用回数を極力減
らしてアクティブマトリクスアレイ基板を製造する場合
、しばしばスイッチング素子の半導体層１４をゲート配
線７ａのパターン形状と同じ形で形成することになる。
らしてアクティブマトリクスアレイ基板を製造する場合
、しばしばスイッチング素子の半導体層１４をゲート配
線７ａのパターン形状と同じ形で形成することになる。
従って隣接するスイッチング素子間が半導体層１４でつ
なが墨ことになる。素子間が半導体層１４でつながった
状態では、隣の素子（配線）から不要な信号が流れ込み
、画素電極３に伝達される信号の品質が著しく低下する
という欠点がある。たとえば第１０図では、ドレイン電
極３ａには本来のソース記線８ａからの信号以外に、隣
接ＴＦＴ１のソース配線８ｂからの信号も伝達される。
なが墨ことになる。素子間が半導体層１４でつながった
状態では、隣の素子（配線）から不要な信号が流れ込み
、画素電極３に伝達される信号の品質が著しく低下する
という欠点がある。たとえば第１０図では、ドレイン電
極３ａには本来のソース記線８ａからの信号以外に、隣
接ＴＦＴ１のソース配線８ｂからの信号も伝達される。
つまり１′で示す領域に寄生ＴＰＴが存在することが問
題となっている。
題となっている。
もちろん使用フォトマスクを増やしてフォトリソグラフ
ィ工程を用いれば隣接素子からの信号の分離（素子分ｍ
）ができるが、先に述べた理由により、フォトマスクの
使用回数の増えない素子分離の技術が切望されている。
ィ工程を用いれば隣接素子からの信号の分離（素子分ｍ
）ができるが、先に述べた理由により、フォトマスクの
使用回数の増えない素子分離の技術が切望されている。
従来、その方法として第１１図に示す第２の従来例のよ
うにドレイン電極３ａをソース配線８ａとソース電極８
Ｃとの間に設置する方法が提案されている（この構成に
ついては例えばユーロディスプレイの予稿集（ＰＲＯＣ
ＥＥＤＩＮＧＳ ｏｆ ｔｈｅ ＣＯＮＦＥＲＥＮＣＥ
； ＥＵＲＯＤＩＳＰＬＡＹ ’８７）［：１９８７年
９月，ロンドンコ，Ｐ．１８０参照）。第１２図は第１
１図のＥＦ線での断面図である。
うにドレイン電極３ａをソース配線８ａとソース電極８
Ｃとの間に設置する方法が提案されている（この構成に
ついては例えばユーロディスプレイの予稿集（ＰＲＯＣ
ＥＥＤＩＮＧＳ ｏｆ ｔｈｅ ＣＯＮＦＥＲＥＮＣＥ
； ＥＵＲＯＤＩＳＰＬＡＹ ’８７）［：１９８７年
９月，ロンドンコ，Ｐ．１８０参照）。第１２図は第１
１図のＥＦ線での断面図である。
コノ場合、寄生ＴＦＴＩ”によるソース配線８ｂからの
信号の流入がソース電極８Ｃの働きで抑えられる。
信号の流入がソース電極８Ｃの働きで抑えられる。
発明が解決しようとする課題
しかしながら第２の従来例の構成では実用上いくつかの
問題点も発生する。
問題点も発生する。
すなわち、ＴＰＴの素子サイズが大きくなるためＴＰＴ
の（ゲート●ドレイン間の）寄生容量が大きくなる。こ
の構成で画像表示を行うと、容量成分のカップリングに
よりスイッチングノイズ（つきぬけ）が太き《なるとい
う欠点が発生する（この現象については例えば信学技報
Ｖｏｌ．８８ Ｎｏ．３５０ ＥＩＤ８８−５９参照：
参照文献中の△ｖ１に相当する）。
の（ゲート●ドレイン間の）寄生容量が大きくなる。こ
の構成で画像表示を行うと、容量成分のカップリングに
よりスイッチングノイズ（つきぬけ）が太き《なるとい
う欠点が発生する（この現象については例えば信学技報
Ｖｏｌ．８８ Ｎｏ．３５０ ＥＩＤ８８−５９参照：
参照文献中の△ｖ１に相当する）。
とくにスイッチングノイズは液晶表示体中にＤＣ成分を
発生する原因となり、正確な交流駆動が必要とされる液
晶表示の場合には、画質を悪化（例えば画像の焼付けが
ひどくなる等）するだけでなく、信頼性（寿命）の確保
という点にも課題が発生する。
発生する原因となり、正確な交流駆動が必要とされる液
晶表示の場合には、画質を悪化（例えば画像の焼付けが
ひどくなる等）するだけでなく、信頼性（寿命）の確保
という点にも課題が発生する。
あるいは、第１の従来例（第９図参照）と比較しても判
るようにＴＰＴの大型化に伴い画素電極の面積が小さく
なり、開口率（有効表示面積）が小さくなるという欠点
も発生する。
るようにＴＰＴの大型化に伴い画素電極の面積が小さく
なり、開口率（有効表示面積）が小さくなるという欠点
も発生する。
本発明は上記問題点に鑑み、フォトマスクを使用したフ
ォトリソグラフィ工程の増加無しに、しかも寄生容量の
小さい状態での素子分離を行なうことができるアクティ
ブマトリクスアレイ基板及びその製造方法を提供するこ
とを目的とする。
ォトリソグラフィ工程の増加無しに、しかも寄生容量の
小さい状態での素子分離を行なうことができるアクティ
ブマトリクスアレイ基板及びその製造方法を提供するこ
とを目的とする。
課題を解決するための手段
上記の問題点を解消するための本発明の手段は以下の通
りである。
りである。
すなわち請求項１記載のアクティブマトリクスアレイ基
板は、同一行配線に電気的に接続された隣接するスイッ
チング素子間が半導体層で接続された構成では、行配線
に分岐点Ａを設け、分岐点Ａより行配線の画素電極に接
続される支線配線Ｘｂを設置し、列配線あるいは列配線
に接続された支線配線Ｙｂと前記支線配線Ｘｂとを交差
させた点を交差点Ｂとし、交差点Ｂを使ってスイッチン
グ素子を設置し、かつ画素電極と分岐点Ａの間に前記交
差４Ｂを設置したものである。この構成により半導体層
を介した隣接素子（配線）からの不用な信号の流入経路
中に必ず交差点Ｂが存在することになり、不用な信号ス
イッチング素子のチャンネル部に流入する前にほとんど
が交差点Ｂに流入する。
板は、同一行配線に電気的に接続された隣接するスイッ
チング素子間が半導体層で接続された構成では、行配線
に分岐点Ａを設け、分岐点Ａより行配線の画素電極に接
続される支線配線Ｘｂを設置し、列配線あるいは列配線
に接続された支線配線Ｙｂと前記支線配線Ｘｂとを交差
させた点を交差点Ｂとし、交差点Ｂを使ってスイッチン
グ素子を設置し、かつ画素電極と分岐点Ａの間に前記交
差４Ｂを設置したものである。この構成により半導体層
を介した隣接素子（配線）からの不用な信号の流入経路
中に必ず交差点Ｂが存在することになり、不用な信号ス
イッチング素子のチャンネル部に流入する前にほとんど
が交差点Ｂに流入する。
あるいは請求項４記載のアクティブマトリクスアレイ基
板の製造方法は、透光性基板上に、配線の一部にスリッ
トを有する不透光性材料からなるゲート配線（行配線）
を形成し、その後ゲート絶縁体層と半導体層を被着し、
そして半導体層上にポジ型フォトレジストを塗着した状
態で基板裏面から光照射することによりフォトマスク無
しでフォトレジストを露光し、現像の後このレジストを
用いて半導体層を食刻する。このときオーバー露光して
レジストパターンをゲート配線パターンより細らせるか
、もしくはオーバー゛エッチングにより、あるいはその
両者によりスリット部のゲート配線上に半導体層が残ら
ないようにしてアクティブマトリクスアレイ基板を作成
する。この方法により、素子間をつないでいた半導体履
を素子毎に分離することである． さらには請求項５記載のアクティブマトリクスアレイ基
板の製造方法は、透光性゜基板上に、配線の一部にスリ
ットを有する不透光性材料からなるゲート配線（行配線
）を形成し、その後ゲート絶縁体層を被着し、そしてゲ
ート絶縁体層上にネガ型フォトレジストを塗着した状態
で基板裏面から光照射することによりフォトマスク無し
でフォトレジストを露光し、その後現像されたフォトレ
ジストと絶縁体層上に半導体層を被着し、フォトレジス
トをリフトオフすることにより不要部の半導体層を除去
する。このときフォトレジストをオーバー露光すること
によりスリット部のゲート配線上の半導体層をリフトオ
フしてアクティブマトリクスアレイ基板を作成する。こ
の方法により、素子間をつないでいた半導体層を素子毎
に分離することである。
板の製造方法は、透光性基板上に、配線の一部にスリッ
トを有する不透光性材料からなるゲート配線（行配線）
を形成し、その後ゲート絶縁体層と半導体層を被着し、
そして半導体層上にポジ型フォトレジストを塗着した状
態で基板裏面から光照射することによりフォトマスク無
しでフォトレジストを露光し、現像の後このレジストを
用いて半導体層を食刻する。このときオーバー露光して
レジストパターンをゲート配線パターンより細らせるか
、もしくはオーバー゛エッチングにより、あるいはその
両者によりスリット部のゲート配線上に半導体層が残ら
ないようにしてアクティブマトリクスアレイ基板を作成
する。この方法により、素子間をつないでいた半導体履
を素子毎に分離することである． さらには請求項５記載のアクティブマトリクスアレイ基
板の製造方法は、透光性゜基板上に、配線の一部にスリ
ットを有する不透光性材料からなるゲート配線（行配線
）を形成し、その後ゲート絶縁体層を被着し、そしてゲ
ート絶縁体層上にネガ型フォトレジストを塗着した状態
で基板裏面から光照射することによりフォトマスク無し
でフォトレジストを露光し、その後現像されたフォトレ
ジストと絶縁体層上に半導体層を被着し、フォトレジス
トをリフトオフすることにより不要部の半導体層を除去
する。このときフォトレジストをオーバー露光すること
によりスリット部のゲート配線上の半導体層をリフトオ
フしてアクティブマトリクスアレイ基板を作成する。こ
の方法により、素子間をつないでいた半導体層を素子毎
に分離することである。
作 用
本発明は上述の構成により、フォトマスクを使用したフ
ォトリングラフィイ工程の増加無しに、しかも寄生容量
の小さい状態での素子分離を行なうことが可能となる（
基板裏面からの露光の場合にも、フォトマスクは不用で
あり、位置合わせ機能等の不要な大変安価な露光機を使
用することができる）。そのため隣接するＴＰＴからの
不用な信号の流入が小さくなり、画素電極に伝達される
信号の品質が向上する。本発明のアクティブマトリクス
アレイ基板を使って液晶表示を行えば、フォトマスクを
用いて素子分離したものに劣らない表示品質を確保でき
る。
ォトリングラフィイ工程の増加無しに、しかも寄生容量
の小さい状態での素子分離を行なうことが可能となる（
基板裏面からの露光の場合にも、フォトマスクは不用で
あり、位置合わせ機能等の不要な大変安価な露光機を使
用することができる）。そのため隣接するＴＰＴからの
不用な信号の流入が小さくなり、画素電極に伝達される
信号の品質が向上する。本発明のアクティブマトリクス
アレイ基板を使って液晶表示を行えば、フォトマスクを
用いて素子分離したものに劣らない表示品質を確保でき
る。
実施例
以下、本発明の実施例を図面をもとに説明する。
第１図は、本発明の第１の実施例におけるアクティブマ
トリクスアレイ基板の要部の平面図であり、１つの画素
電極３とその周りの様子を示している（第９図に示す第
１の従来例と同一目的のものには同一符号を記している
）。８ａ１ ８ｂはソース配線、３は画素電極であり、
７ａｌ７ｂはゲ＝ト配線である。ゲート記線７ａｔ７ｂ
にはＴＦＴ毎に分岐点Ａが設けられ、分岐点Ａから支線
配線Ｘｂを設けている。同様に、ソース配線８ ａＮ８
ｂからは支線配線Ｙｂを設け、これら二つの支線配線Ｘ
ｂ，Ｙｂを交差点Ｂで交差させている。
トリクスアレイ基板の要部の平面図であり、１つの画素
電極３とその周りの様子を示している（第９図に示す第
１の従来例と同一目的のものには同一符号を記している
）。８ａ１ ８ｂはソース配線、３は画素電極であり、
７ａｌ７ｂはゲ＝ト配線である。ゲート記線７ａｔ７ｂ
にはＴＦＴ毎に分岐点Ａが設けられ、分岐点Ａから支線
配線Ｘｂを設けている。同様に、ソース配線８ ａＮ８
ｂからは支線配線Ｙｂを設け、これら二つの支線配線Ｘ
ｂ，Ｙｂを交差点Ｂで交差させている。
交差点Ｂから画素電極３までの部分１がＴＰＴを構成し
いている。
いている。
第２図は第１図における折れ線ＧＨでの断面図である。
工程的には本実施例は従来例と同様の工程を用いている
。すなわち、透光性の基板（ガラス）１１上に透明導電
膜（ＩＴＯ）１２と低抵抗半導体層（ｎ’一非晶質シリ
コン）１３とを形成した後、第１のフォトマスクを使っ
てパターン形成を行い、ソース配線８ａと支線配線Ｙｂ
と画素電極３とを同時に形成する。この後半導体層（非
品質シリコン）１４とゲート絶縁膜（窒化シリコン）１
５とゲート電極材（金属薄膜）とを被着し、これら３層
を第２のフォトマスクを使ってゲート配線７ａ及び支線
配線Ｘｂの形にパターン形成している。またこのときゲ
ート配線部以外の部分の低抵抗半導体履１３も除去する
。１が薄膜トランジスタ（ＴＰＴ）を構成する領域であ
る。
。すなわち、透光性の基板（ガラス）１１上に透明導電
膜（ＩＴＯ）１２と低抵抗半導体層（ｎ’一非晶質シリ
コン）１３とを形成した後、第１のフォトマスクを使っ
てパターン形成を行い、ソース配線８ａと支線配線Ｙｂ
と画素電極３とを同時に形成する。この後半導体層（非
品質シリコン）１４とゲート絶縁膜（窒化シリコン）１
５とゲート電極材（金属薄膜）とを被着し、これら３層
を第２のフォトマスクを使ってゲート配線７ａ及び支線
配線Ｘｂの形にパターン形成している。またこのときゲ
ート配線部以外の部分の低抵抗半導体履１３も除去する
。１が薄膜トランジスタ（ＴＰＴ）を構成する領域であ
る。
本実施例の構成でアクティブマトリクスアレイ基板を作
成し、これを用いて液晶表示を行ったところ、隣接する
素子（配線）からの不用な信号の流入が小さく抑えられ
、従来のフォトマスクを用いて素子分離したものと遜色
ない画質を実現した。
成し、これを用いて液晶表示を行ったところ、隣接する
素子（配線）からの不用な信号の流入が小さく抑えられ
、従来のフォトマスクを用いて素子分離したものと遜色
ない画質を実現した。
また第１１図に示す第２の従来例と比較しても開口率を
大きくとることができたうえに、ＴＦＴの寄生容量に起
因するスイッチングノイズ（つきぬけ）が小さくなって
いるのが確認された。
大きくとることができたうえに、ＴＦＴの寄生容量に起
因するスイッチングノイズ（つきぬけ）が小さくなって
いるのが確認された。
本実施例の構成では、隣接する素子（配線）からの不用
な信号は分岐点Ａを介して流入することになるが、不用
な信号は画素電極３に到達するまえに分岐ｉ！ａ，ｉｉ
Ｙｂ （交差点Ｂ）に流入するため、画素電極３への流
入分は極端に小さくなり、実用に充分な性能の素子分離
が実現されているものと考えられる。第２の従来例と比
較しても、スイッチングノイズが小さいだけでなく、従
来は左右の隣接画素の影響を同等に受けているのに対し
、本実施例は左の隣接画素からの不用な信号の流入経路
が同電位のソース配線８ａと分岐配線Ｙｂと２回交差し
ており、より素子分離の状態が良いと考えられる。
な信号は分岐点Ａを介して流入することになるが、不用
な信号は画素電極３に到達するまえに分岐ｉ！ａ，ｉｉ
Ｙｂ （交差点Ｂ）に流入するため、画素電極３への流
入分は極端に小さくなり、実用に充分な性能の素子分離
が実現されているものと考えられる。第２の従来例と比
較しても、スイッチングノイズが小さいだけでなく、従
来は左右の隣接画素の影響を同等に受けているのに対し
、本実施例は左の隣接画素からの不用な信号の流入経路
が同電位のソース配線８ａと分岐配線Ｙｂと２回交差し
ており、より素子分離の状態が良いと考えられる。
第３図は、本発明の第２の実施例におけるアクティブマ
トリクスアレイ基板の要部の平面図であり、１つの画素
電極３とその周りの様子を示している（第９図に示す第
１の従来例と同一目的のものには同一符号を記している
）。８ａｘ８ｂはソース配線、３は画素電極であり、７
ａ１ ７ｂはゲート配線である。ゲート配線７ａ１ ７
ｂにはＴＦＴ毎に分岐点Ａが設けられ、分岐点Ａから支
線配線Ｘｂを設けている。本実施例では画素電極３の配
置をデルタ（三角）配置にしている関係でソース記線８
ａ１ ８ｂには支線配線Ｙｂを設けていない。支線配線
Ｘｂとソース配線８ａとを交差点Ｂで交差させている。
トリクスアレイ基板の要部の平面図であり、１つの画素
電極３とその周りの様子を示している（第９図に示す第
１の従来例と同一目的のものには同一符号を記している
）。８ａｘ８ｂはソース配線、３は画素電極であり、７
ａ１ ７ｂはゲート配線である。ゲート配線７ａ１ ７
ｂにはＴＦＴ毎に分岐点Ａが設けられ、分岐点Ａから支
線配線Ｘｂを設けている。本実施例では画素電極３の配
置をデルタ（三角）配置にしている関係でソース記線８
ａ１ ８ｂには支線配線Ｙｂを設けていない。支線配線
Ｘｂとソース配線８ａとを交差点Ｂで交差させている。
交差点Ｂから画素電極８までの部分１がＴＰＴを構成し
いている。
いている。
第４図（ａ）〜（Ｃ）は第３図における折れ線ＩＪでの
工程断面図である。工程的には本実施例は従来例とは異
なる工程を用いている（本発明の発明者らによる方法、
たとえば特願昭８３−９７００８を応用している）。透
光性の基板１１上に金属Ｃｒ薄膜を被着し、第１のフォ
トマスクを用いてゲート配線７ａをパターン形成する。
工程断面図である。工程的には本実施例は従来例とは異
なる工程を用いている（本発明の発明者らによる方法、
たとえば特願昭８３−９７００８を応用している）。透
光性の基板１１上に金属Ｃｒ薄膜を被着し、第１のフォ
トマスクを用いてゲート配線７ａをパターン形成する。
その上にゲート絶縁膜（窒化シリコン）１５と半導体層
（非晶質シリコン）１４と低抵抗半導体層（ｎ◆−非晶
質シリコン）１３とを連続して成膜した。この状態でボ
ジ型フォトレジストを塗着し、第４図（ａ）に示すよう
に、基板裏面より紫外光を照射し露光を行う（フォトマ
スクは不用であり、安価な露光器で実施できる）。フォ
トレジストを現像の後、低抵抗半導体層１３と半導体層
１４とをエッチングする（第４図（ｂ））。この後レジ
ストを除去し、透明導電膜を形成し、第２のフォトマス
クを使ってパターン形成を行い、ソース配線８ａと画素
電極３とを同時に形成する。このとき第２のフォトマス
クパターン以外の部分の低抵抗半導体層１３も除去する
。１が薄膜トランジスタ（ＴＰＴ）を構成する領域であ
る（第４図（Ｃ））。
（非晶質シリコン）１４と低抵抗半導体層（ｎ◆−非晶
質シリコン）１３とを連続して成膜した。この状態でボ
ジ型フォトレジストを塗着し、第４図（ａ）に示すよう
に、基板裏面より紫外光を照射し露光を行う（フォトマ
スクは不用であり、安価な露光器で実施できる）。フォ
トレジストを現像の後、低抵抗半導体層１３と半導体層
１４とをエッチングする（第４図（ｂ））。この後レジ
ストを除去し、透明導電膜を形成し、第２のフォトマス
クを使ってパターン形成を行い、ソース配線８ａと画素
電極３とを同時に形成する。このとき第２のフォトマス
クパターン以外の部分の低抵抗半導体層１３も除去する
。１が薄膜トランジスタ（ＴＰＴ）を構成する領域であ
る（第４図（Ｃ））。
なおゲート配線７ａ１ ７ｂの外部取り出しのためのエ
ッチング時にはフォトマスクを特に必要としないので、
この構成でもフォトマスクを使ったフォトリングラフィ
工程は２回（パターン間のアライメントは１回で済む）
でアクティブマトリクスアレイ基板が完成する。
ッチング時にはフォトマスクを特に必要としないので、
この構成でもフォトマスクを使ったフォトリングラフィ
工程は２回（パターン間のアライメントは１回で済む）
でアクティブマトリクスアレイ基板が完成する。
本実施例の構成でアクティブマトリクスアレイ基板を作
成し、これを用いて液晶表示を行ったところ、隣接する
素子（配線）からの不用な信号の流入が小さく抑えられ
、従来のフォトマスクを用いて素子分離したものと遜色
ない画質を実現した。
成し、これを用いて液晶表示を行ったところ、隣接する
素子（配線）からの不用な信号の流入が小さく抑えられ
、従来のフォトマスクを用いて素子分離したものと遜色
ない画質を実現した。
第５図は、本発明の第３の実施例におけるアクティブマ
トリクスアレイ基板の要部の平面図であり、１つの画素
電極３とその周りの様子を示している（第９図に示す第
１の従来例と同一目的のものには同一符号を記している
）。８ ａＮ ８ ｂはソース配線、３は画素電極で
あり、７ａ１ ７ｂはゲート配線である。ゲート配線？
ａ） ７ ｂにはスリット１９が設けられている。
トリクスアレイ基板の要部の平面図であり、１つの画素
電極３とその周りの様子を示している（第９図に示す第
１の従来例と同一目的のものには同一符号を記している
）。８ ａＮ ８ ｂはソース配線、３は画素電極で
あり、７ａ１ ７ｂはゲート配線である。ゲート配線？
ａ） ７ ｂにはスリット１９が設けられている。
１がＴＰＴの部分である。 第６図（ａ）〜（Ｃ）は第
５図における折れ線ＫＬでの工程断面図である。工程的
には本実施例は第２の実施例とほぼ同様の′ものを用い
る。
５図における折れ線ＫＬでの工程断面図である。工程的
には本実施例は第２の実施例とほぼ同様の′ものを用い
る。
透光性の基板１１上に金属Ｃｒ薄膜によるゲート配線７
ａを第１のフォトマスクを用いてパターン形成する、そ
の上にゲート絶縁膜（窒化シリコン）１５と半導体層（
非晶質シリコン）１４と低抵抗半導体層（ｎ◆一非晶質
シリコン）１３とを連続して成膜した。この状態でポジ
型フォトレジストを塗着し、基板裏面より紫外光を照射
し、そして現像を行う（フォトマスクは不用）。このと
きオーバー露光を行いレジストパターン１８をゲート配
線７ａよりｄｉだけ細らす（第６図（ａ））。さらにこ
のレジストを用いて、低抵抗半導体層１３と半導体層１
４とをエッチングする。このとき、オーバーエッチング
を行いエッチングパターンをレジストパターン１８より
ｄ２だけ細らす。オーバー露光トオーバーエッチングと
の曇き（ｄｌ＋ｄ２） テ、スリット１９のある部分の
ゲート配線７ａ上には半導体層１４が残らない（第６図
（ｂ））。レジストを除去し、透明導電膜を形成し、第
２のフォトマスクを使ってパターン形成を行い、ソース
配線８ａと画素電極３とを同時に形成する。このとき第
２のフォトマスクパターン以外の部分の低抵抗半導体層
１３も除去する。１が薄膜トランジスタ（ＴＰＴ）を構
成する領域である（第６図（Ｃ））。第５図に示したよ
うに、本実施例では半導体層１ ４が隣接する素子間で
完全に分離される。なおゲート配線７ａ１ ７ｂの外部
取り出しのためのエッチング時にはフォトマスクを特に
必要としないので、この構成でもフォトマスクを使った
フォトリソグラフィ工程は２回（パターン間のアライメ
ントは１回で済む）でアクティブマトリクスアレイ基板
が完成する。
ａを第１のフォトマスクを用いてパターン形成する、そ
の上にゲート絶縁膜（窒化シリコン）１５と半導体層（
非晶質シリコン）１４と低抵抗半導体層（ｎ◆一非晶質
シリコン）１３とを連続して成膜した。この状態でポジ
型フォトレジストを塗着し、基板裏面より紫外光を照射
し、そして現像を行う（フォトマスクは不用）。このと
きオーバー露光を行いレジストパターン１８をゲート配
線７ａよりｄｉだけ細らす（第６図（ａ））。さらにこ
のレジストを用いて、低抵抗半導体層１３と半導体層１
４とをエッチングする。このとき、オーバーエッチング
を行いエッチングパターンをレジストパターン１８より
ｄ２だけ細らす。オーバー露光トオーバーエッチングと
の曇き（ｄｌ＋ｄ２） テ、スリット１９のある部分の
ゲート配線７ａ上には半導体層１４が残らない（第６図
（ｂ））。レジストを除去し、透明導電膜を形成し、第
２のフォトマスクを使ってパターン形成を行い、ソース
配線８ａと画素電極３とを同時に形成する。このとき第
２のフォトマスクパターン以外の部分の低抵抗半導体層
１３も除去する。１が薄膜トランジスタ（ＴＰＴ）を構
成する領域である（第６図（Ｃ））。第５図に示したよ
うに、本実施例では半導体層１ ４が隣接する素子間で
完全に分離される。なおゲート配線７ａ１ ７ｂの外部
取り出しのためのエッチング時にはフォトマスクを特に
必要としないので、この構成でもフォトマスクを使った
フォトリソグラフィ工程は２回（パターン間のアライメ
ントは１回で済む）でアクティブマトリクスアレイ基板
が完成する。
本実施例の構成でアクティブマトリクスアレイ基板を作
成し、これを用いて液晶表示を行えば、隣接する素子（
配線）からの不用な信号の流入が抑えられ、従来のフォ
トマスクを用いて素子分離したものと遜色ない画質を実
現する。
成し、これを用いて液晶表示を行えば、隣接する素子（
配線）からの不用な信号の流入が抑えられ、従来のフォ
トマスクを用いて素子分離したものと遜色ない画質を実
現する。
第７図（ａ）〜（ｃ）は、本発明の第４の実施例におけ
るアクティブマトリクスアレイ基板の要部の工程断面図
である（素子レイアウトは第３の実施例と同じであるの
で省略する。第７図（ａ）〜（Ｃ）は第５図における折
れ線ＫＬでの工程断面図に相当する。第３の実施例と同
一目的のものには同一符号を記している）。透光性の基
板１１上に金属Ｃｒ薄膜によるゲート配線７ａを第１の
フォトマスクを用いてパターン形成する、その上にゲー
ト絶縁膜（窒化シリコン）１５を成膜した。
るアクティブマトリクスアレイ基板の要部の工程断面図
である（素子レイアウトは第３の実施例と同じであるの
で省略する。第７図（ａ）〜（Ｃ）は第５図における折
れ線ＫＬでの工程断面図に相当する。第３の実施例と同
一目的のものには同一符号を記している）。透光性の基
板１１上に金属Ｃｒ薄膜によるゲート配線７ａを第１の
フォトマスクを用いてパターン形成する、その上にゲー
ト絶縁膜（窒化シリコン）１５を成膜した。
この状態でネガ型フォトレジストを塗着し、基板裏面よ
り紫外光を照射し、そして現像を行う（フォトマスクは
不用）。このときオーバー露光を行いゲート配線７ａよ
りレジストパターン２０をｄ３だけ太らす。このオーバ
ー露光によりスリット１８のある部分のゲート配線７ａ
上にレジストが残る（第７図（ａ））。さらにこのレジ
スト上に半導体層（非晶質シリコン）１４と低抵抗半導
体層（ｎ”一非晶質シリコン）１３とを連続して形成す
る（第７図（ｂ））。この後レジスト１８をリフトオフ
しレジスト上の低抵抗半導体ＪＩ１３と半導体履１４と
を除去する。オーバー露光の働きｄ３でスリット１９の
．ある部分のゲート配線７ａ上には半導体層１４が残ら
ない。この後透明導電膜を形成し、第２のフォトマスク
を使ってパターン形成を行い、ソース配線８ａと画素電
極３とを同時に形成する。このとき第２のフォトマスク
パターン以外の部分の低抵抗半導体層１３も除去する。
り紫外光を照射し、そして現像を行う（フォトマスクは
不用）。このときオーバー露光を行いゲート配線７ａよ
りレジストパターン２０をｄ３だけ太らす。このオーバ
ー露光によりスリット１８のある部分のゲート配線７ａ
上にレジストが残る（第７図（ａ））。さらにこのレジ
スト上に半導体層（非晶質シリコン）１４と低抵抗半導
体層（ｎ”一非晶質シリコン）１３とを連続して形成す
る（第７図（ｂ））。この後レジスト１８をリフトオフ
しレジスト上の低抵抗半導体ＪＩ１３と半導体履１４と
を除去する。オーバー露光の働きｄ３でスリット１９の
．ある部分のゲート配線７ａ上には半導体層１４が残ら
ない。この後透明導電膜を形成し、第２のフォトマスク
を使ってパターン形成を行い、ソース配線８ａと画素電
極３とを同時に形成する。このとき第２のフォトマスク
パターン以外の部分の低抵抗半導体層１３も除去する。
１が薄膜トランジスタ（ＴＰＴ）を構成する領域である
（第７図（Ｃ））。第３の実施例同様、半導体層１４が
隣接する素子間で完全に分離される。
（第７図（Ｃ））。第３の実施例同様、半導体層１４が
隣接する素子間で完全に分離される。
なおゲート配線７ａ１ ７ｂの外部取り出しのためのエ
ッチング時にはフォトマスクを特に必要としないので、
この構成でもフォトマスクを使ったフォトリングラフィ
工程は２回（パターン間のアライメントは１回で済む）
でアクティブマトリクスアレイ基板が完成する。
ッチング時にはフォトマスクを特に必要としないので、
この構成でもフォトマスクを使ったフォトリングラフィ
工程は２回（パターン間のアライメントは１回で済む）
でアクティブマトリクスアレイ基板が完成する。
本実施例の構成でアクティブマトリクスアレイ基板を作
成し、これを用いて液晶表示を行えば、隣接する素子（
配線）からの不用な信号の流入が抑えられ、従来のフォ
トマスクを用いて素子分離したものと遜色ない画質を実
現する。
成し、これを用いて液晶表示を行えば、隣接する素子（
配線）からの不用な信号の流入が抑えられ、従来のフォ
トマスクを用いて素子分離したものと遜色ない画質を実
現する。
さらには従来最低のフォトマスク枚数のものとして、従
来例に示したように２枚のフォトマスクを使った順スタ
ガ型ＴＦＴが報告されていたわけであるが、この従来の
構造ではガラス基板側からの入射光によるフォトコンが
大きく、なんらかの光遮へいが必要であったのに対し、
本実施例（第２、第３の実施例も同様）のＴＦＴ１は逆
スタガ型ＴＦＴであり、ゲート電極が光遮閉の働きをし
フォトコンを抑えるという優れた効果がある。またこの
他にも、ＴＦＴ部でゲート配線７ ａＮ ７ ｂがゲ
ート絶縁膜１５に完全に覆われており、界面リーク等が
少なく、画質の点や信頼性の点でも有利な構成となって
いる。
来例に示したように２枚のフォトマスクを使った順スタ
ガ型ＴＦＴが報告されていたわけであるが、この従来の
構造ではガラス基板側からの入射光によるフォトコンが
大きく、なんらかの光遮へいが必要であったのに対し、
本実施例（第２、第３の実施例も同様）のＴＦＴ１は逆
スタガ型ＴＦＴであり、ゲート電極が光遮閉の働きをし
フォトコンを抑えるという優れた効果がある。またこの
他にも、ＴＦＴ部でゲート配線７ ａＮ ７ ｂがゲ
ート絶縁膜１５に完全に覆われており、界面リーク等が
少なく、画質の点や信頼性の点でも有利な構成となって
いる。
発明の効果
本発明のアクティブマトリクスアレイ基板あるいはアク
ティブマトリクスアレイ基板の製造方法によれば、以上
実施例に示したように、寄生容量の小さい状態でかつ高
い素子分離状態の高性能のアクティブマトリクスアレイ
基板を、フォトマスクを使用したフォトリソグラフィ工
程の増加無しに提供できる。従って、フォトマスクを使
ったフォ｝ ＩＪソグラフィ工程に使用する高価な露光
機を使う回数を最低限に抑えることも可能となり、アク
ティブマトリクスアレイ基板の大きな欠点であるコスト
高を抑えることができる。また、アライメント不良など
フォトリソグラフィ工程に伴う不良の発生も原理的に少
なくなり、その実用的効果はきわめて大きい。
ティブマトリクスアレイ基板の製造方法によれば、以上
実施例に示したように、寄生容量の小さい状態でかつ高
い素子分離状態の高性能のアクティブマトリクスアレイ
基板を、フォトマスクを使用したフォトリソグラフィ工
程の増加無しに提供できる。従って、フォトマスクを使
ったフォ｝ ＩＪソグラフィ工程に使用する高価な露光
機を使う回数を最低限に抑えることも可能となり、アク
ティブマトリクスアレイ基板の大きな欠点であるコスト
高を抑えることができる。また、アライメント不良など
フォトリソグラフィ工程に伴う不良の発生も原理的に少
なくなり、その実用的効果はきわめて大きい。
第１図は本発明の第１の実施例におけるアクティブマト
リクスアレイ基板の要部の平面図、第２図は第１図のＧ
−Ｈ断面図、第３図は本発明の第２の実施例におけるア
クティブマトリクスアレイ基板の要部の平面図、第４図
（ａ）〜（Ｃ）はその製造工程を示す第３図のＩ−Ｊ断
面図、第５図は本発明の第３の実施例におけるアクティ
ブマトリクスアレイ基板の要部の平面図、第６図（ａ）
〜（Ｃ）はその製造工程を示す第５図のＫ−Ｌ断面図、
第７図（ａ）〜（Ｃ）は本発明の第４の実施例における
アクティブマトリクスアレイ基板の要部の工程断面図、
第８図はアクティブマトリクスアレイ基板とそれを用い
た液晶表示装置の要部の回路図、第９図は第１の従来例
におけるアクティブマトリクスアレイ基板の要部の平面
図、第１０図は第９図のＣ−Ｄ断面図、第１１図は第２
の従来例におけるアクティブマトリクスアレイ基板の要
部の平面図、第１２図は第１１図のＥ−Ｆ断面図である
。 １●●●薄膜トランジスタ（ＴＦＴ）、３●●●画素電
極、７ａ＋７ｂｅ●●ゲート配線（行配線）、８ａ，８
ｂ●●●ソース配線（列記線）、１１●●●基板、 １
４●拳●半導体層、 １５拳●●ゲート絶縁膜、１８．
１８●●●ボジ型レジスト、１９●拳●スリット、２０
●●●ネガ型レジスト、Ａ●●●分岐点、Ｂ●●●交差
点、Ｘｂ，Ｙｂ＠●●分岐配線。 代理人の氏名 弁理士 粟野重孝 はか１名請工 第 図 憾 第 図 ｌ９−一一ズソイト 区 ｑコ と 区 第９図 錯 図 Ｌ −一一
ノ／ 礪１ ｌ図 た 定
リクスアレイ基板の要部の平面図、第２図は第１図のＧ
−Ｈ断面図、第３図は本発明の第２の実施例におけるア
クティブマトリクスアレイ基板の要部の平面図、第４図
（ａ）〜（Ｃ）はその製造工程を示す第３図のＩ−Ｊ断
面図、第５図は本発明の第３の実施例におけるアクティ
ブマトリクスアレイ基板の要部の平面図、第６図（ａ）
〜（Ｃ）はその製造工程を示す第５図のＫ−Ｌ断面図、
第７図（ａ）〜（Ｃ）は本発明の第４の実施例における
アクティブマトリクスアレイ基板の要部の工程断面図、
第８図はアクティブマトリクスアレイ基板とそれを用い
た液晶表示装置の要部の回路図、第９図は第１の従来例
におけるアクティブマトリクスアレイ基板の要部の平面
図、第１０図は第９図のＣ−Ｄ断面図、第１１図は第２
の従来例におけるアクティブマトリクスアレイ基板の要
部の平面図、第１２図は第１１図のＥ−Ｆ断面図である
。 １●●●薄膜トランジスタ（ＴＦＴ）、３●●●画素電
極、７ａ＋７ｂｅ●●ゲート配線（行配線）、８ａ，８
ｂ●●●ソース配線（列記線）、１１●●●基板、 １
４●拳●半導体層、 １５拳●●ゲート絶縁膜、１８．
１８●●●ボジ型レジスト、１９●拳●スリット、２０
●●●ネガ型レジスト、Ａ●●●分岐点、Ｂ●●●交差
点、Ｘｂ，Ｙｂ＠●●分岐配線。 代理人の氏名 弁理士 粟野重孝 はか１名請工 第 図 憾 第 図 ｌ９−一一ズソイト 区 ｑコ と 区 第９図 錯 図 Ｌ −一一
ノ／ 礪１ ｌ図 た 定
Claims (5)
- （１）絶縁性基板上に行配線と列配線とを絶縁体層を介
して有し、前記行配線及び前記列配線に電気的に接続さ
れたスイッチング素子と前記スイッチング素子に接続さ
れた画素電極とをマトリクス状に有するアクティブマト
リクスアレイ基板において、前記行配線に分岐点Ａを設
け、前記分岐点Ａより行配線の前記画素電極に接続され
る支線配線Ｘｂを設置し、前記列配線あるいは前記列配
線に接続された支線配線Ｙｂと前記支線配線Ｘｂとを交
差させた点を交差点Ｂとし、前記交差点Ｂを使って前記
スイッチング素子を設置し、かつ前記画素電極と前記分
岐点Ａの間に前記交差点Ｂを装置したことを特徴とする
アクティブマトリクスアレイ基板。 - （２）スイッチング素子が薄膜トランジスタであること
を特徴とする請求項１記載のアクティブマトリクスアレ
イ基板。 - （３）薄膜トランジスタが非単結晶シリコンを用いたも
のであることを特徴とする請求項２記載のアクティブマ
トリクスアレイ基板。 - （４）透光性基板上に、基板表面の特定領域を覆う不透
光性材料からなるゲート配線と、前記基板表面の露出面
及びゲート配線を覆う絶縁体層と、前記絶縁体層上の特
定領域を覆う半導体層と、前記半導体層のソース電極及
びドレイン電極に接続されたスイッチング素子を有する
アクティブマトリクスアレイ基板の製造方法において、
前記半導体層を形成する工程が、配線の一部にスリット
を有するゲート配線を形成する工程と、前記絶縁体層上
に半導体層を被着する工程と、前記半導体層上にポジ型
フォトレジストを塗着する工程と、前記基板裏面から光
照射する工程と、前記フォトレジストを現像する工程と
、前記現像されたフォトレジストを用いて前記半導体層
を食刻する工程とからなり、このときオーバー露光もし
くはオーバーエッチングにより前記スリット部のゲート
配線上の半導体層も食刻することを特徴とするアクティ
ブマトリクスアレイ基板の製造方法。 - （５）透光性基板上に、基板表面の特定領域を覆う不透
光性材料からなるゲート配線と、前記基板表面の露出面
及びゲート配線を覆う絶縁体層と、前記絶縁体層上の特
定領域を覆う半導体層と、前記半導体層のソース電極及
びドレイン電極に接続されたスイッチング素子を有する
アクティブマトリクスアレイ基板の製造方法において、
前記半導体層を形成する工程が、配線の一部にスリット
を有するゲート配線を形成する工程と、前記絶縁体層上
にネガ型フォトレジストを塗着する工程と、前記基板裏
面から光照射する工程と、前記フォトレジストを現像す
る工程と、前記現像されたフォトレジストと前記絶縁体
層上に半導体層を被着する工程と、前記フォトレジスト
をリフトオフする工程とからなり、このとき前記フォト
レジストをオーバー露光することにより前記スリット部
のゲート配線上の半導体層もリフトオフすることを特徴
とするアクティブマトリクスアレイ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057020A JPH02235027A (ja) | 1989-03-09 | 1989-03-09 | アクティブマトリクスアレイ基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057020A JPH02235027A (ja) | 1989-03-09 | 1989-03-09 | アクティブマトリクスアレイ基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02235027A true JPH02235027A (ja) | 1990-09-18 |
Family
ID=13043750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1057020A Pending JPH02235027A (ja) | 1989-03-09 | 1989-03-09 | アクティブマトリクスアレイ基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02235027A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0667199A (ja) * | 1992-06-23 | 1994-03-11 | Matsushita Electric Ind Co Ltd | 液晶表示パネル |
| JP2000235190A (ja) * | 1999-02-12 | 2000-08-29 | Internatl Business Mach Corp <Ibm> | 液晶ディスプレイパネル及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239580A (ja) * | 1986-04-10 | 1987-10-20 | Alps Electric Co Ltd | 薄膜トランジスタ |
| JPS63294531A (ja) * | 1987-05-27 | 1988-12-01 | Hosiden Electronics Co Ltd | 液晶表示素子 |
| JPS6433529A (en) * | 1987-07-29 | 1989-02-03 | Fujitsu Ltd | Production of liquid crystal display panel |
-
1989
- 1989-03-09 JP JP1057020A patent/JPH02235027A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239580A (ja) * | 1986-04-10 | 1987-10-20 | Alps Electric Co Ltd | 薄膜トランジスタ |
| JPS63294531A (ja) * | 1987-05-27 | 1988-12-01 | Hosiden Electronics Co Ltd | 液晶表示素子 |
| JPS6433529A (en) * | 1987-07-29 | 1989-02-03 | Fujitsu Ltd | Production of liquid crystal display panel |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0667199A (ja) * | 1992-06-23 | 1994-03-11 | Matsushita Electric Ind Co Ltd | 液晶表示パネル |
| JP2000235190A (ja) * | 1999-02-12 | 2000-08-29 | Internatl Business Mach Corp <Ibm> | 液晶ディスプレイパネル及びその製造方法 |
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