JPH02235369A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02235369A JPH02235369A JP1055001A JP5500189A JPH02235369A JP H02235369 A JPH02235369 A JP H02235369A JP 1055001 A JP1055001 A JP 1055001A JP 5500189 A JP5500189 A JP 5500189A JP H02235369 A JPH02235369 A JP H02235369A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- type region
- under
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
・〔概 要〕
半導体装置、より詳しくは、ＣＭＯＳＩＣに関し、静電
気耐圧の低下を防止したＣＭＯＳＩＣを提供することを
目的とし、 Ｎウェル型ＣＭＯＳ Ｉ Ｃにおいて、ＮチャンネルＭ
ＯＳＦＥＴのＮ゛型領域と外部に接続される信号配線層
との接触域の直下を含めて該Ｎ゛型領域の下にＮ一型領
域を延在させたことを特徴とする半導体装置に構成する
。
気耐圧の低下を防止したＣＭＯＳＩＣを提供することを
目的とし、 Ｎウェル型ＣＭＯＳ Ｉ Ｃにおいて、ＮチャンネルＭ
ＯＳＦＥＴのＮ゛型領域と外部に接続される信号配線層
との接触域の直下を含めて該Ｎ゛型領域の下にＮ一型領
域を延在させたことを特徴とする半導体装置に構成する
。
本発明は、半導体装置、より詳しくは、ＣＭＯＳＩＣ（
相補形ＭＯＳ集積回路）に関する。本発明は、特に、Ｃ
ＭＯＳＩＣでの外部に接続される出力トランジスタ（Ｍ
ＯＳＦＥＴ ）の改善に関する。
相補形ＭＯＳ集積回路）に関する。本発明は、特に、Ｃ
ＭＯＳＩＣでの外部に接続される出力トランジスタ（Ｍ
ＯＳＦＥＴ ）の改善に関する。
ＣＭロＳＩＣの基本的なＣＭＯＳインバータ回路を第５
Ａ図に示し、該回路に対応するＮウェル型ＣＭＯＳＩＣ
の場合での断面図を第５Ｂ図に示す。
Ａ図に示し、該回路に対応するＮウェル型ＣＭＯＳＩＣ
の場合での断面図を第５Ｂ図に示す。
このＣＭＯＳインパータではＰ型シリコン基板１を用い
てＮチャンネルＭＯＳＦＥＴおよびＮ一型ウェル２にＰ
チャンネルＩＯＳＦＥＴが第５Ｂ図に示すように作られ
ている。ＮチャンネルＭＯＳＦＥＴはＮ＋型領域３およ
び４、ポリシリコンゲート電極５、絶縁層６およびアル
ミニウム電極配線層７および８からなり、Ｐチャンネル
ＭＯＳＦＥＴはＮ一型ウェル２内のＰ゛型領域１ｌおよ
びｌ２、ポリシリコンゲート電極ｌ３、絶縁層６および
アルミニウム電極配線８および１５からなる。これらＭ
ＯＳＦＢＴを分離するために、フィールド酸化膜１６お
よびその下にＰ型チャネルストツパ領域ｌ７が形成され
ている。そして、アルミニウム電極配線（信号配線層）
８が出力端子に接続されている。
てＮチャンネルＭＯＳＦＥＴおよびＮ一型ウェル２にＰ
チャンネルＩＯＳＦＥＴが第５Ｂ図に示すように作られ
ている。ＮチャンネルＭＯＳＦＥＴはＮ＋型領域３およ
び４、ポリシリコンゲート電極５、絶縁層６およびアル
ミニウム電極配線層７および８からなり、Ｐチャンネル
ＭＯＳＦＥＴはＮ一型ウェル２内のＰ゛型領域１ｌおよ
びｌ２、ポリシリコンゲート電極ｌ３、絶縁層６および
アルミニウム電極配線８および１５からなる。これらＭ
ＯＳＦＢＴを分離するために、フィールド酸化膜１６お
よびその下にＰ型チャネルストツパ領域ｌ７が形成され
ている。そして、アルミニウム電極配線（信号配線層）
８が出力端子に接続されている。
第５Ｂ図に示すようなＣｌ．ｌＯＳＩＣで高電圧の静電
気がアルミニウム電極配線８を通して出力トランジスタ
、特にＮ−ＭＯＳＦＥＴに印加されると、アルミニウム
層８の接触しているＮ゛型領域４のアルミニウム層８と
のコンタクト部の直下にてＰＮ接合が破壊され（ブレー
クダウンし）、コンタクト部からＰＮ接合面へ向かって
電流Ａが流れる。このときに、局地的に流れる電流のエ
ネルギーがアルミニウム層８とのコンタクト部からＰＮ
接合面までのＮ゛領域４で消費される。最近の半導体装
置では高集化と微細化のために、Ｎ゛領域（不純物拡散
層）４の厚さ（深さ）ｄは浅くなっており、この短い距
離で多くのエネルギーが消費され、単位長さ当りのエネ
ルギーは大きい。さらに、このエネルギー消費での発熱
によってコンタクト部からアルミニウムなどのシリコン
（Ｓｉ）以外の不純物がＮ゛領域４内でその直下のＰＮ
接合面まで浸入する。このように、ＰＮ接合が浅くなる
（シャロージャンクション化）に伴なって、静電気耐圧
（εＳＯ）が低下してしまう。
気がアルミニウム電極配線８を通して出力トランジスタ
、特にＮ−ＭＯＳＦＥＴに印加されると、アルミニウム
層８の接触しているＮ゛型領域４のアルミニウム層８と
のコンタクト部の直下にてＰＮ接合が破壊され（ブレー
クダウンし）、コンタクト部からＰＮ接合面へ向かって
電流Ａが流れる。このときに、局地的に流れる電流のエ
ネルギーがアルミニウム層８とのコンタクト部からＰＮ
接合面までのＮ゛領域４で消費される。最近の半導体装
置では高集化と微細化のために、Ｎ゛領域（不純物拡散
層）４の厚さ（深さ）ｄは浅くなっており、この短い距
離で多くのエネルギーが消費され、単位長さ当りのエネ
ルギーは大きい。さらに、このエネルギー消費での発熱
によってコンタクト部からアルミニウムなどのシリコン
（Ｓｉ）以外の不純物がＮ゛領域４内でその直下のＰＮ
接合面まで浸入する。このように、ＰＮ接合が浅くなる
（シャロージャンクション化）に伴なって、静電気耐圧
（εＳＯ）が低下してしまう。
本発明の目的は、上述した静電気耐圧の低下を防止した
ＣＭＯＳＩＣを提供することである。
ＣＭＯＳＩＣを提供することである。
上述の目的が、Ｎ（一導電型）ウェル型ＣＭＯＳＩＣに
おいて、ＮチャンネルＭＯＳＦＥＴのＮ＋型（高濃度一
導電型）領域と外部に接続される信号配線層との接触域
の直下を含めて該Ｎ゛型領域の下にＮ型（低濃度一導電
型）領域を延在させたことを特徴とする半導体装置によ
って達成される。
おいて、ＮチャンネルＭＯＳＦＥＴのＮ＋型（高濃度一
導電型）領域と外部に接続される信号配線層との接触域
の直下を含めて該Ｎ゛型領域の下にＮ型（低濃度一導電
型）領域を延在させたことを特徴とする半導体装置によ
って達成される。
また、Ｐ型、Ｎ型を逆にしたＰ（反対導電型）ウェル型
Ｃ’．１０ＳＩ［ｌ’においては、ＰチャンネルＭＯＳ
ＦＥＴのＰ゛型（高濃度反対導電型）領域と外部に接続
される信号配線層との接触域の直下を含めて該Ｐ゛型領
域の下にＰ一型（低濃度反対導電型）領域を延在させる
ことになる。
Ｃ’．１０ＳＩ［ｌ’においては、ＰチャンネルＭＯＳ
ＦＥＴのＰ゛型（高濃度反対導電型）領域と外部に接続
される信号配線層との接触域の直下を含めて該Ｐ゛型領
域の下にＰ一型（低濃度反対導電型）領域を延在させる
ことになる。
さらに、Ｎウェル型ＣＭＯＳＩＣでのＮウェル内に形成
されるＰチャンネルＭＯＳＦＥＴにおいてＰ゛型領域に
ついても同様に外部に接続される信号配線層との接触域
との直下を含めて該Ｐ゛型領域の下にＰ一型領域を延在
させることは好ましい。一方、Ｐ型、Ｎ型を逆にしたＰ
ウェル型ＣＭＯＳＩＣの場合にもＰウェル内Ｎチャンネ
ルＭＯＳＦＥＴのＮ＋型領域の接触域直下にＮ一型領域
を延在さ廿ることは好ましい。
されるＰチャンネルＭＯＳＦＥＴにおいてＰ゛型領域に
ついても同様に外部に接続される信号配線層との接触域
との直下を含めて該Ｐ゛型領域の下にＰ一型領域を延在
させることは好ましい。一方、Ｐ型、Ｎ型を逆にしたＰ
ウェル型ＣＭＯＳＩＣの場合にもＰウェル内Ｎチャンネ
ルＭＯＳＦＥＴのＮ＋型領域の接触域直下にＮ一型領域
を延在さ廿ることは好ましい。
本発明では出力トランジスタのＮ−ＭＯＳＦＥＴ （又
はＰ−ＭＯＳＦＥＴ）にてＮ＋型領域（Ｐ”型領域）で
のコンタクト部（接触域）の少なくとも直下にＮ型（Ｐ
一型》領域を付加形成することによって、接触面からＰ
Ｎ接合面までの距離を長くしてＰＮ接合ブレークダウン
を起こりに＜＜シ、静電気耐圧を向上させる。
はＰ−ＭＯＳＦＥＴ）にてＮ＋型領域（Ｐ”型領域）で
のコンタクト部（接触域）の少なくとも直下にＮ型（Ｐ
一型》領域を付加形成することによって、接触面からＰ
Ｎ接合面までの距離を長くしてＰＮ接合ブレークダウン
を起こりに＜＜シ、静電気耐圧を向上させる。
以下、添付図面を参照して本発明の実施態様例によって
本発明を詳しく説明する。
本発明を詳しく説明する。
第１図は本発明に係る半導体装置であるＮウェル型ＣＭ
ＯＳＩＣの概略断面図であり、従来のＮウェルＣＭロＳ
ＦＥＴ（第５Ｂ図）とほぼ同じ構造であるが、Ｎ−ＭＯ
ＳＦＥ！ＴにＮ一型領域２１がＮ＋型領域４の下に設け
られている。このＮ一型領域２１はゲート電極５の直下
に達するほど延在しないがフィールド酸化膜ｌ６下のチ
ャネルストッパ領域１７に達してもよい。さらに、Ｎ一
型ウェル２内において、Ｐ゛領域１１の下にＰ一型領域
２２が設けられてもよい。このＰ一型領域２２はゲート
電極ｌ３の直下に達しないがチャネルストッパ領域ｌ７
に達してもよい。
ＯＳＩＣの概略断面図であり、従来のＮウェルＣＭロＳ
ＦＥＴ（第５Ｂ図）とほぼ同じ構造であるが、Ｎ−ＭＯ
ＳＦＥ！ＴにＮ一型領域２１がＮ＋型領域４の下に設け
られている。このＮ一型領域２１はゲート電極５の直下
に達するほど延在しないがフィールド酸化膜ｌ６下のチ
ャネルストッパ領域１７に達してもよい。さらに、Ｎ一
型ウェル２内において、Ｐ゛領域１１の下にＰ一型領域
２２が設けられてもよい。このＰ一型領域２２はゲート
電極ｌ３の直下に達しないがチャネルストッパ領域ｌ７
に達してもよい。
なお、第１図中での参照番号で第５Ｂ図と同じものは第
５Ｂ図のＣＭＯＳＩＣでの同じ部分を示す。
５Ｂ図のＣＭＯＳＩＣでの同じ部分を示す。
この場合には、本発明にしたがって付加形成するＮ一型
領域２１はその深さＤ（コンタクト部からＰＮ接合面ま
での距離》がＮ゛型領域４よりも深く （長く）なって
いる。同様にＰ一型領域２２もその深さがＰ１型領域ｌ
１よりも深くなっている。したがって、コンタクト部（
接触域）直下での接合破壊（ジャンクションブレークダ
ウン）が従来よりも起こりにくくなって、静電気耐圧が
改善される。
領域２１はその深さＤ（コンタクト部からＰＮ接合面ま
での距離》がＮ゛型領域４よりも深く （長く）なって
いる。同様にＰ一型領域２２もその深さがＰ１型領域ｌ
１よりも深くなっている。したがって、コンタクト部（
接触域）直下での接合破壊（ジャンクションブレークダ
ウン）が従来よりも起こりにくくなって、静電気耐圧が
改善される。
第１図のＮウェルＣＭロＳ ｔｃは、例えば、次のよう
にして製造される（第２Ａ図〜第２Ｄ図）。
にして製造される（第２Ａ図〜第２Ｄ図）。
まず、第２Ａ図に示すように、Ｐ型シリコン（Ｓｉ）基
板１にイオン注入でアクセプタ（不純物）を選択的に導
入し、その注入箇所を熱酸化してフィールド酸化膜ｌ６
を形成しかつその下にＰ型チャネルストツパ領域１７を
形成する。次に、レジストマスク層２５を形成しておい
て、ドナー（不純物、リン）をイオン注入でシリコン基
板１内に導入してＮ−ウェル２と同時にＮ一型領域２１
を形成する。
板１にイオン注入でアクセプタ（不純物）を選択的に導
入し、その注入箇所を熱酸化してフィールド酸化膜ｌ６
を形成しかつその下にＰ型チャネルストツパ領域１７を
形成する。次に、レジストマスク層２５を形成しておい
て、ドナー（不純物、リン）をイオン注入でシリコン基
板１内に導入してＮ−ウェル２と同時にＮ一型領域２１
を形成する。
レジストマスク層２５の除去後に、第２Ｂ図に示すよう
に、露出シリコン表面を熱酸化して薄いゲート酸化膜１
０を形成する。ゲート酸化膜１０上にポリシリコンゲー
ト電極５および１３を、ＣＶＤ法によるポリシリコン層
形成および公知のリングラフィ技術による選択エッチン
グで形成する。そしてＰ−ＭＯＳＦＥＴ側、すなわち、
Ｎ−ウェル２の上方およびＮ−ウェル周囲のフィールド
酸化膜ｌ６上にレジストマスク層２６を形成する。ドナ
ー（不純物、ヒ素）をイオン注入でシリコン基板１に導
入し、このときゲート電極５もマスクとして働き、ゲー
ト電極５の両側にＮ゛型領域３および４を形成する。
に、露出シリコン表面を熱酸化して薄いゲート酸化膜１
０を形成する。ゲート酸化膜１０上にポリシリコンゲー
ト電極５および１３を、ＣＶＤ法によるポリシリコン層
形成および公知のリングラフィ技術による選択エッチン
グで形成する。そしてＰ−ＭＯＳＦＥＴ側、すなわち、
Ｎ−ウェル２の上方およびＮ−ウェル周囲のフィールド
酸化膜ｌ６上にレジストマスク層２６を形成する。ドナ
ー（不純物、ヒ素）をイオン注入でシリコン基板１に導
入し、このときゲート電極５もマスクとして働き、ゲー
ト電極５の両側にＮ゛型領域３および４を形成する。
レジストマスク層２６の除去後に、第２Ｃ図に示すよう
に、Ｎ−ＭＯＳＦＥＴ側、すなわち、Ｎ′−型領域３．
４の上方、ゲート電極５およびフィールド酸化膜１６上
に別のレジストマスク層２７を形成する。アクセプタ（
不純物、ボロン）をイオン注入でシリコン基板１に導入
し、このときゲート電極１３もマスクとして働き、ゲー
ト電極の両側にＰ＋型領域１１およびｌ２を形成する。
に、Ｎ−ＭＯＳＦＥＴ側、すなわち、Ｎ′−型領域３．
４の上方、ゲート電極５およびフィールド酸化膜１６上
に別のレジストマスク層２７を形成する。アクセプタ（
不純物、ボロン）をイオン注入でシリコン基板１に導入
し、このときゲート電極１３もマスクとして働き、ゲー
ト電極の両側にＰ＋型領域１１およびｌ２を形成する。
レジストマスク層２７の除去後に、イオン注入後のアニ
ール熱処理を行ない、次に、第２Ｄ図に示すように、全
面に絶縁層（例えば、ＰＳＧ膜）６をＣＶＤ法で形成す
る。次に、絶縁層６を選択エッチングして、コンタクト
窓を形成してＮ一型領域３，１よびＰ゛型領域１１．１
２の一部を表出させる。そして、第１図に示すように、
アルミニウム電極配線７．８および１５を形成して、Ｃ
ＭＯＳＩＣが得られる。
ール熱処理を行ない、次に、第２Ｄ図に示すように、全
面に絶縁層（例えば、ＰＳＧ膜）６をＣＶＤ法で形成す
る。次に、絶縁層６を選択エッチングして、コンタクト
窓を形成してＮ一型領域３，１よびＰ゛型領域１１．１
２の一部を表出させる。そして、第１図に示すように、
アルミニウム電極配線７．８および１５を形成して、Ｃ
ＭＯＳＩＣが得られる。
Ｎ−ウェル２内にＰ一型領域２２を形成するときには、
Ｎ−ウェル２の形成後に、適切なレジストマスク層（図
示せず）を形成してアクセブタ（不純物、ボロン）をイ
オン注入すればよい。
Ｎ−ウェル２の形成後に、適切なレジストマスク層（図
示せず）を形成してアクセブタ（不純物、ボロン）をイ
オン注入すればよい。
ＰウェルＣλＩＯｓＩｃの場合には、第３図に示すよう
に、Ｎ型シリコン基板３１にＰウェル３２が形成され、
ここにＮチャンネルＭＯＳＦＥＴが形成されている。こ
のＮ−ＭＯＳＦＥＴはＮ＋型領域３３および３４、ポリ
シリコンゲート電極３５、絶縁層３６およびアルミニウ
ム電極配線層３７および３８からなり、本発明にしたが
って、Ｎ一型領域３９がＮ゛型領域３３の下でゲート電
極３５の直下に達しないがフィールド酸化膜４０に達し
て延在している。ＰチャンネルＭＯＳＦＥＴはＰ＋型領
域４２および４３、ポリシリコンゲート電極４４、絶縁
層３６およびアルミニウム配線３８および４５からなり
、本発明にしたがって、Ｐ一型領域４６がＰ゛型領域４
３の下でゲート電極４４直下に達しないがフィールド酸
化膜４０に達して延在している。フィールド酸化膜４０
の下にＮ型チャネルストッパ領域４７が形成されている
。そして、アルミニウム電極配線３８が出力端子に接続
されている。
に、Ｎ型シリコン基板３１にＰウェル３２が形成され、
ここにＮチャンネルＭＯＳＦＥＴが形成されている。こ
のＮ−ＭＯＳＦＥＴはＮ＋型領域３３および３４、ポリ
シリコンゲート電極３５、絶縁層３６およびアルミニウ
ム電極配線層３７および３８からなり、本発明にしたが
って、Ｎ一型領域３９がＮ゛型領域３３の下でゲート電
極３５の直下に達しないがフィールド酸化膜４０に達し
て延在している。ＰチャンネルＭＯＳＦＥＴはＰ＋型領
域４２および４３、ポリシリコンゲート電極４４、絶縁
層３６およびアルミニウム配線３８および４５からなり
、本発明にしたがって、Ｐ一型領域４６がＰ゛型領域４
３の下でゲート電極４４直下に達しないがフィールド酸
化膜４０に達して延在している。フィールド酸化膜４０
の下にＮ型チャネルストッパ領域４７が形成されている
。そして、アルミニウム電極配線３８が出力端子に接続
されている。
上述した実施例では、本発明にしたがって追加形成した
Ｎ一型領域はＰ型チャネルストッパ領域と接しており、
ジャンクションブレークダウンが起こるとすれば、コン
タクト部（接触域）の直下となってしまう。この直下位
置を避けるために、第４図に示すように、Ｎ一型領域５
１をＰ型チャネル領域ｌ７とは接しないようにするのが
望ましい。一方、Ｎ゛型領域４はＰ型チャネルス｝ −
／バ領域１７とぶつかっており、その接合面Ｆにてジャ
ンクションブレークダウンを起こすように設計する。す
なわち、コンタクト部から接合面Ｆまでの距離β１をＮ
一型領域５１の深さＤよりも短くする。また、ゲート酸
化膜１０は薄い（数１０ｍｍ厚さ）ので破壊される可能
性があり、そうなってはまずいのでコンタクト部からゲ
ート電極５の直下までの距離！２を１．よりも長する必
要がある。
Ｎ一型領域はＰ型チャネルストッパ領域と接しており、
ジャンクションブレークダウンが起こるとすれば、コン
タクト部（接触域）の直下となってしまう。この直下位
置を避けるために、第４図に示すように、Ｎ一型領域５
１をＰ型チャネル領域ｌ７とは接しないようにするのが
望ましい。一方、Ｎ゛型領域４はＰ型チャネルス｝ −
／バ領域１７とぶつかっており、その接合面Ｆにてジャ
ンクションブレークダウンを起こすように設計する。す
なわち、コンタクト部から接合面Ｆまでの距離β１をＮ
一型領域５１の深さＤよりも短くする。また、ゲート酸
化膜１０は薄い（数１０ｍｍ厚さ）ので破壊される可能
性があり、そうなってはまずいのでコンタクト部からゲ
ート電極５の直下までの距離！２を１．よりも長する必
要がある。
本発明によれば、シャロージャンクション化で浅くなる
傾向のＭＯＳＦＥＴの高濃度不純物ドープ領域（ソース
、ドレイン領域）の下に低濃度不純物ドープ領域を付加
することによってコンタクト部（アルミニウム電極配線
層の接触域）からのＰＮ接合面までの深さ（距離）が深
く （長く）なり、静電気耐圧を高めることができる。
傾向のＭＯＳＦＥＴの高濃度不純物ドープ領域（ソース
、ドレイン領域）の下に低濃度不純物ドープ領域を付加
することによってコンタクト部（アルミニウム電極配線
層の接触域）からのＰＮ接合面までの深さ（距離）が深
く （長く）なり、静電気耐圧を高めることができる。
第１図は本発明に係る半導体装置（ＰウェルＣＭＯＳＩ
Ｃ）の概略断面図であり、 第２Ａ図〜第２Ｄ図は第１図の半導体装置を製造する工
程を説明する概略断面図であり、第３図は本発明に係る
半導体装置（ＮウェルＣＭＯＳＩＣ）の概略断面図であ
り、 第４図は本発明に係る半導体装置の部分拡大図であり、 第５Ａ図はＣ ？Ｊ ｏ ｓインバータの回路図であり
、および 第５Ｂ図は第５Ａ図の回路図に相当する従来のＮウェル
型ＣＭＯＳＩＣの概略断面図である。 ■・・・Ｐ型シリコン基板、 ２・・・Ｎウェル、 ３，４・・・Ｎ゜型領域、５
・・・ゲート電極、 ７，８．１５・・・アルミニウム電極配線、ｌ６・・・
フィールド酸化膜、 １７・・・Ｐ型チャネルストッパ領域、２１・・・Ｎ一
型領域、 ２２・・・Ｐ一型領域。
Ｃ）の概略断面図であり、 第２Ａ図〜第２Ｄ図は第１図の半導体装置を製造する工
程を説明する概略断面図であり、第３図は本発明に係る
半導体装置（ＮウェルＣＭＯＳＩＣ）の概略断面図であ
り、 第４図は本発明に係る半導体装置の部分拡大図であり、 第５Ａ図はＣ ？Ｊ ｏ ｓインバータの回路図であり
、および 第５Ｂ図は第５Ａ図の回路図に相当する従来のＮウェル
型ＣＭＯＳＩＣの概略断面図である。 ■・・・Ｐ型シリコン基板、 ２・・・Ｎウェル、 ３，４・・・Ｎ゜型領域、５
・・・ゲート電極、 ７，８．１５・・・アルミニウム電極配線、ｌ６・・・
フィールド酸化膜、 １７・・・Ｐ型チャネルストッパ領域、２１・・・Ｎ一
型領域、 ２２・・・Ｐ一型領域。
Claims (1)
- 【特許請求の範囲】 １、一導電型ウェル型ＣＭＯＳＩＣにおいて、一導電型
チャンネルＭＯＳＦＥＴの高濃度一導電型領域と外部に
接続される信号配線層との接触域の直下を含めて該高濃
度一導電型領域の下に低濃度一導電型領域を延在させた
ことを特徴とする半導体装置。 ２、一導電型ウェル内にて反対導電型チャンネルＭＯＳ
ＦＥＴの高濃度反対導電型領域と外部に接続される前記
信号配線層との接触域との直下を含めて該高濃度反対導
電型領域の下に低濃度反対導電型領域を延在させたこと
を特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055001A JPH02235369A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055001A JPH02235369A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02235369A true JPH02235369A (ja) | 1990-09-18 |
Family
ID=12986417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1055001A Pending JPH02235369A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02235369A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005032945A (ja) * | 2003-07-11 | 2005-02-03 | Renesas Technology Corp | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5726857B2 (ja) * | 1979-05-30 | 1982-06-07 | ||
| JPS61125166A (ja) * | 1984-11-22 | 1986-06-12 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH01117055A (ja) * | 1987-10-29 | 1989-05-09 | Nec Corp | 相補型絶縁ゲート電界効果半導体装置 |
-
1989
- 1989-03-09 JP JP1055001A patent/JPH02235369A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5726857B2 (ja) * | 1979-05-30 | 1982-06-07 | ||
| JPS61125166A (ja) * | 1984-11-22 | 1986-06-12 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH01117055A (ja) * | 1987-10-29 | 1989-05-09 | Nec Corp | 相補型絶縁ゲート電界効果半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005032945A (ja) * | 2003-07-11 | 2005-02-03 | Renesas Technology Corp | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| US6531356B1 (en) | Semiconductor devices and methods of manufacturing the same | |
| JP2001298184A (ja) | 半導体装置とその製造方法 | |
| JPH08227998A (ja) | バックソースｍｏｓｆｅｔ | |
| JPS61177769A (ja) | 半導体装置 | |
| US5525532A (en) | Method for fabricating a semiconductor device | |
| JP2012059938A (ja) | 半導体集積回路装置および半導体集積回路装置の製造方法 | |
| JP3206026B2 (ja) | 高電圧用ｍｉｓｆｅｔを備える半導体装置 | |
| EP0091256B1 (en) | Cmos device | |
| JP3380117B2 (ja) | 半導体装置とその製造方法 | |
| JPH11135799A (ja) | 半導体集積回路及びその製造方法 | |
| JPH08195443A (ja) | 半導体装置及びその製造方法 | |
| JP2001196466A (ja) | 静電保護用ｍｏｓ型ダイオードと入出力保護回路 | |
| JPH02235369A (ja) | 半導体装置 | |
| JPH0287568A (ja) | 半導体装置の製造方法 | |
| JP2002343884A (ja) | 半導体装置およびその製造方法 | |
| JPH06132489A (ja) | Ｍｏｓ型トランジスタおよびこれを利用した集積回路、ならびにｍｏｓ型トランジスタの製造方法 | |
| JP3138263B2 (ja) | 半導体装置の製造方法 | |
| KR900000070B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPH07254645A (ja) | 半導体装置の製造方法 | |
| JPH0927556A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0590400A (ja) | 高耐圧素子内蔵半導体装置 | |
| JP3419143B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS61131476A (ja) | 半導体装置 | |
| JP3448465B2 (ja) | 半導体装置の製造方法 |