JPH0223596A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に書込みが可能な不揮発性半導体記憶装
置に関する。

〔従来の技術〕

第４図は、従来の電気的に書込み、即ち、消去及びプロ
グラムが可能な不揮発性半導体記憶装置（ＥＥＦＲＯＭ
）におけるメモリトランジスタ、バイト選択トランジス
タ、選択トランジスタの等価回路及び消去、プログラム
、読出しの各動作時の各端子に対する電圧値を示す説明
図であり、図中ＱＭ％はメモリトランジスタ、Ｑ、はバ
イト選択トランジスタ、Ｑ、は選択トランジスタを示し
ている。

メモリトランジスタＱＭｓは制御ゲートと、周囲を酸化
膜で包まれて電気的にフローティング（浮遊）状態にあ
る浮遊ゲートとを備えた２層ゲート構造を備えており、
前記制御ゲートは制御ゲート線１１を介してバイト選択
トランジスタＱ、のソースに接続され、またドレインは
選択トランジスタＱ。

のソースに接続され、更にソースはソース！ｌｙ’ｉ１
２に接続されている。

一方バイト選択トランジスタＱＳ＋選択トランジスタＱ
、の各ゲートはワード線１０に接続され、またバイト選
択トランジスタＱ、のソースはバイト選択線８に、更に
選択トランジスタＱ、のゲートはビット線９に夫々接続
されている。

いま外部書込みサイクルにおいてバイト選択線８に繋が
っている図示しないラッチがバイト選択信号である“Ｈ
゛をラッチし、またビット線９に繋がっている図示しな
いラッチが１０″書込みのための信号″Ｈ”をラッチし
ている状態として、メモリトランジスタＱＭＳに対する
書込み、即ち消去、プログラム、並びに読出し動作は具
体的に次の如くに行なわれる。

（消去動作） 選択されたワード線１０、選択された選択バイト線８に
夫々高電圧ＶＦＰを、またピント線９にＯＶを与え、ソ
ース線１２をフローティング又は接地電位とする。

これによってバイト選択トランジスタＱ、はゲート、ド
レインに対し共に高電圧ＶＦＰが印加されることとなり
、ソース及びこれに繋がる制御ゲート線１１に高電圧Ｖ
ＰＰに近い電圧が印加される。

−力選択トランジスタＱ、はそのゲートに高電圧Ｖ□が
印加されてオン状態となり、メモリトランジスタ叶、の
ドレインが０■となってメモリトランジスタＱＭＳの浮
遊ゲートとドレインとの間に高電界が生じ、この高電界
によりドレインから浮遊ゲートに薄い酸化膜を通じてト
ンネル現象により、電子が注入され、電子が蓄積された
状態となる。

この状態を制御ゲートからみるとメモリトランジスタＭ
Ｑｓの閾値電圧は消去動作前よりも高くなっており、論
理“１”が書き込まれた状態となり、消去動作が終了す
る。

（プログラム動作） 選択されたワード線ＩＯに高電圧ＶＰＰ％選択されたバ
イト線にＯＶ、ビット線９に高電圧ＶＦＰを与え、ソー
ス線１２をフローティング状態とすることにより行なう
。

この状態ではバイト選択トランジスタｑ２、選択トラン
ジスタＱ、の各ゲートに夫々高電圧Ｖ、が印加されるた
め、バイト選択トランジスタＱ３、選択トランジスタＱ
、は夫々オン状態となり、メモリトランジスタＱＭｓの
制御ゲートには０■、ドレインには高電圧Ｖ□が印加さ
れることとなる。

これによりメモリトランジスタ叶、のドレインと浮遊ゲ
ートとの間に高電界が生じ、浮遊ゲートからドレインに
薄い酸化膜を通じてトンネル現象により電子が引き出さ
れ、浮遊ゲートは電子の空乏状態となる。この状態を制
御ゲートからみるとメモリトランジスタＱＭ５の閾値電
圧は低くなっており、論理“Ｏ″が書込まれた状態とな
り、プログラム動作が終了する。

（続出し動作） バイト選択線８にνｃｍ　（２■程度）、ビット線９に
Ｖｌｌｌ　（ＩＶ程度）、リード線１０ニ５Ｖ、　ソー
ス線１２にＯｖを与えることにより行う。

これによってバイト選択トランジスタＱ３、選択トラン
ジスタＱ、はオン状態となり、メモリトランジスタＱＭ
Ｓの制御ゲートにＶＣｌ、　　ドレインにＶＢＲが印加
されることとなる。

従ってメモリトランジスタＱＭ、が論理′Ｏ”即ちプロ
グラムされた状態ではその闇値電圧がＶｌｌｌｔ以下と
なりビット線、選択トランジスタｑ６、メモリトランジ
スタＱＭ、　、ソース線という経路で電流が流れ、逆に
論理“１”、即ち消去状態ではその閾値電圧はｖｌＩ、
１以上となり電流は流れない。

この電流の流れる、流れないの状態をピッｈ　ｂｉに接
続された図示しないセンスアンプで判定することにより
、読み出しが行なわれる。

なお書込み動作中の高電圧ＶＰＰはチップ内部で昇圧さ
れたものを用い、高電圧スイッチにより各ビット線、ワ
ード線に分配されるようになっている。

〔発明が解決しようとする課題〕 ところで上述した如き従来装置にあっては消去、プログ
ラム動作中にはバイト選択トランジスタＱＳ、選択トラ
ンジスタＱ４、メモリトランジスタＱＭ、メモリトラン
ジスタＱＭＳのゲート、ドレインに高電圧が印加される
が、このような高電圧が印加されるとメモリトランジス
タ叶２．バイト選択トランジスタＱ３、選択トランジス
タロ４等の酸化膜破壊が多く発生する。このような場合
通常はＥＣＣ（ＥｒｒｅｒＣｏｌｌｅｃｔｉｏｎ　Ｃｏ
ｒｄｅ）による救済が行なわれているが、このＥＣＣで
救済できるのはメモリトランジスタＱＭｓにおける浮遊
ゲートとドレインとの間の薄い酸化膜破壊に対してのみ
であり、バイト選択トランジスタＱＳＩ選択トランジス
タＱ６の酸化膜破壊は殆ど適用することが出来ず、バイ
ト選択トランジスタＱ３１選択トランジスタＱ、の破壊
箇所からのリークにより内部昇圧によって得ている高電
圧ＶＰＰを得ることが出来ずワード線１０を高電圧を与
えられず、ワード線１０全体の不良となる。

本発明はかかる事情に鑑みなされたものであって、その
目的とするところはワード線不良の低減が図れるように
した不揮発性半導体記憶装置を提供するにある。

〔課題を解決するための手段〕

本発明に係る不揮発性半導体記憶装置は、電気的に電荷
を注入蓄積させ、またこれから放出せしめることが可能
な浮遊ゲートを備えたメモリトランジスタと、該メモリ
トランジスタのソース領域にドレイン領域を接続させた
選択トランジスタと、該選択トランジスタのゲートにみ
前記浮遊ゲートに対する電荷の注入、放出時の印加電圧
よりも低い電圧のみを印加する手段とを具備する。

〔作用〕

本発明はこれによって、メモリトランジスタに対する消
去、プログラム電圧がそのまま選択トランジスタ等に印
加されることがなくなる。

〔実施例〕

以下本発明をその実施例を示す図面に基づき具体的に説
明する。第１図は本発明に係る不揮発性半導体記憶装置
（以下本発明装置という）のメモリセルの等価回路及び
消去、プログラム並びに読み出しの各動作時の各端子に
対する電圧値を示す説明図であり、図中Ｑ？１．−ＱＭ
！はメモリトランジスタ、Ｑ、〜Ｑ４は選択トランジス
タ、１，２はビット線、３．４はプログラム線、５，６
はワード線、７はソース線を示している。

メモリトランジスタＯＮ、〜ＱＭ４　、選択トランジス
タＱ　Ｉ”’　Ｑ　ｅはＱＭｚ、　Ｑｇ、ＱＭｚ、　Ｑ
ｇ　”・ＱＭｚ、　Ｑ４夫々を一組としてマトリックス
状に配置されている。各メモリトランジスタＱＭ、、Ｑ
Ｍ、〜ＱＭ、はそれ自体の構造は実質的に同じであり、
第２図に示す如くに構成されている。

第２図はメモリトランジスタの断面構造図であり、表面
に所要の間隔を隔ててドレイン（拡散）領域２１、ソー
ス（拡散）領域２２を形成した半導体基板２３上に絶縁
性の酸化膜２４を形成し、この酸化膜２４の表面側に制
御ゲート２５が、またこの制御ゲート２５と半導体基ｖ
ｉ２３との間に浮遊ゲート２６が形成されている。制御
ゲート２５、浮遊ゲート２６はその一端部側がドレイン
領域２１の過半部にわたってその上方に臨み、他端部側
はソース領域２２の端部近傍にわたって延在形成されて
いる。

また制御ゲート２５、浮遊ゲート２６のいずれもドレイ
ン領域２１と対向する部分の一箇所において、夫々ドレ
イン領域２１の表面側に向けて対向接近させ、この部分
で浮遊ゲート２６はドレイン領域２１と略１００人の薄
い酸化膜２４ａを隔てて位置するようにしである。

第３図は本発明装置に用いるメモリトランジスタＱＭ＋
〜ＱＭ４の他の例を示す断面構造図であり、制御ゲート
２５、浮遊ゲート２６はドレイン領域２１とソース領域
２２との中間であってドレイン領域２１側寄りに一端部
をドレイン領域２１上に臨ませて配設すると共に、制御
ゲート２５上に一端部を臨ませた状態で選択ゲート３０
を配置し、その他端部はソース領域２２の近傍にまで延
在位置せしめた構造となっている。

他の構成は第２図に示したものと実質的に同じであり、
対応する部分には同じ番号を付して説明を省略する。

このようなメモリトランジスタにあって、は選択された
メモリセルの選択ゲート３０に電圧を印加し、制御ゲー
ト２５に所定の電圧を印加し、浮遊ゲート２６に対する
電荷（電子）の注入、放出を行なわせるようになってい
る。

選択トランジスタＱ　ｔ　”’　Ｑ　ｔは前述したメモ
リトランジスタＱＭ、〜ＱＭ、の浮遊ゲートの無い構造
と実質的に同じである。選択トランジスタＱ＋”−Ｑｇ
、メモリトランジスタＱＭＩ　〜ＱＭ、が夫々組として
第１図に示す如く行方向１列方向に配列されており、メ
モリトランジスタＱＭ、、ＱＭ！の制御ゲートはプログ
ラム線３に、またメモリトランジスタＱＭ：ｌ、ＱＭ４
の制御ゲートはプログラム線４に夫々接続され、また選
択トランジスタＱｌ、　Ｑｇのゲートはワード線５に、
また選択トランジスタＱｓ、　Ｑｅのゲートはワード線
６に夫々接続されている。更にメモリトランジスタＱＭ
、、ＱＭ３のドレイン電極はビット線１に、またメモリ
トランジスタＱＭ！、　ＱＭ、のドレイン電極はビット
！２に夫々接続されている。メモリトランジスタ叶Ｉｎ
　ＱＭｚ、　０Ｍ３．０Ｍ４のソース電極は共通のソー
ス線７に接続されている。

而してこのように構成された本発明装置における消去、
プログラム、読み出しは次の如くに行なわれる。

一般にＥＥＦＲＯＭに対する書込みは外部より図示しな
い内部のラッチに一時的にデータを書込む外部書込みサ
イクルと、ラッチのデータに応じて実際にメモリトラン
ジスタに書込む内部書込みサイクルとに分けられており
、内部書込みサイクルは更にバイトの内部を全て消去、
即ち論理“１”とする消去サイクルと、任意のビットに
書込み、即ち論理“Ｏ”とするプログラムサイクルとに
分けられる。

以下に内部書込みサイクルについて具体的に説明する。

（消去動作） 第１図に電圧ちを示す如く、全てのビット線１゜２にＯ
Ｖ１選択されたプログラム￥ａ３に高電圧ＶＰＰ、非選
択のプログラム線４にＯＶ１全でのワード線５゜６にＯ
ｖを夫々与え、共通ソース線７はフローティング状態と
することにより行なわれる。

なお選択されたワード線に５ｖを与え、ソース線を接地
することとしてもよい。

この状態におていは、メモリトランジスタＱＭ、。

ＱＭ！における各制御ゲート２５には高電圧ＶＰＰが、
また各ドレイン領域２１に繋がるビット１１．２にはＯ
ｖが付与される結果、各制御ゲート２５とドレイン領域
２１との間に高電圧が印加され、各浮遊ゲート２６とド
レイン領域２１との間に高電圧が生じ、ドレイン領域２
１から浮遊ゲート２６に薄い酸化膜２４ａをトンネリン
グして電子が注入され、浮遊ゲート２６は電子の蓄積状
態となる。

これによって制御ゲート２５から見たメモリトランジス
タＱＭ、、　ＱＭｔの閾値電圧は高（なり、消去状態、
即ち論理１１″′の状態となる。なおメモリトランジス
タＱＭ：Ｉ、　０Ｍ４では制御ゲート２５に繋がるプロ
グラム線４、ドレイン領域２１に繋がるビット線１．２
には共にＯｖが与えられるから、制御ゲート２５、ドレ
イン領域２１の間には電位差が生じず閾値電圧が変化す
ることはない。

（プログラム動作） 前記した如くにして消去を行ったメモリトランジスタＱ
Ｍ＋１ＭＱｚのうちＭＱ！にのみ書込み、即ちプログラ
ムする場合について示すと、第１図に示す如くビット線
２に高電圧ＶＰＰ、ビット線１にＶＩＩＰ＋（・１／３
　　ＶＰＰ）　、プログラム線３にはＯＶ、プログラム
線４ニＶｗｐ＋　　（＝２／３　　ＶＰＰ　）、ワード
線５．６にＯｖを夫々与え、ソース線７をフローティン
グ状態とすることにより行なう。

而してこのような状態においては、メモリトランジスタ
ＱＭＺの制御ゲート２５に繋がるプログラム線３にはＯ
ｖ、ドレイン領域２１に繋がるビット線２には高電圧Ｖ
ＰＰが印加される結果、制御ゲートとドレイン領域２１
、換言すれば浮遊ゲート２６と、ドレイン領域２１との
間に高電圧が印加され、浮遊ゲート２６からドレイン領
域２１に薄い酸化膜２４ａを通して電子がトンネリング
し、浮遊ゲート２６は電子の空乏状態となる。

これを制御ゲート２５側からみるとメモリトランジスタ
ＱＭ、の閾値電圧が低くなっており、プログラム状態、
即ち論理“Ｏ”の状態となる。

なお他のメモリトランジスタＱＭＩ、　０Ｍ３．０Ｍ４
では制御ゲート２５とドレイン領域２１との間に印加さ
れる電圧はいずれも１／３　ＶＰＰに留まり、浮遊ゲー
ト２６からドレイン領域２１へのトンネリングは生じず
、これに伴うトンネル電流も流れない。

通常トンネル電流は電界に大きく依存しており電界がＩ
ＭＶ／ｅｌｌ減少すると、電界電流密度が１桁減少する
から、メモリトランジスタＱＭＩ、　０Ｍ３．　ＱＭｔ
では殆どトンネル電流が生じず、閾値電圧の変化量は無
視することができる。

（読み出し動作） メモリトランジスタＱ？ｈから読み出しを行う場合につ
いてみると、第１図に示す如（、選択されたビット線２
にＶｍ＊　（−約１ｖ）、非選択のビット線１にＯｖ、
プログラム′Ｉａ３．４にｖＲ（−約２Ｖ）、選択され
たワード線５に５ｖ、非選択のワード線６にＯｖ１ソー
ス線７にＯｖを与えることによって行う。

このような状態にあってはメモリトランジスタＱＭ、の
制御ゲート２５に繋がるプログラム！ｌａ３に電圧Ｖ□
が、またドレイン電極２８に繋がるビット線２にＶ□が
夫々印加されるが、メモリトランジスタＱＭ、が消去状
態になっているときはその闇値電圧はり、よりも大きい
から、これには電流が流れない。

逆にメモリトランジスタ叶２がプログラム状態にあると
きはメモリトランジスタＱＭ、の閾値電圧はｖ、Ｉより
も小さいから、メモリトランジスタＱＭ。

には電流が流れ、また選択トランジスタＱ２のゲートに
繋がるワード線５にはその閾値電圧よりも高い５ｖの電
圧が印加されており、ビット線２、メモリトランジスタ
ＱＭ□、ソース線７を介して電流が流れることとなる。

従ってビット線２に繋がる図示しないセンスアンプによ
ってこのような電流の流れる。流れないが検知され、論
理“１”、“Ｏ゛を示す信号が出力されて読み出しが行
なわれる。

なお、この読み出し過程においては同じビット線２にド
レイン電極が繋がるメモリトランジスタＱＭ４はこれと
組をなす選択トランジスタＱ＃のゲート電極に繋がるワ
ード線６にＯｖが付与されてオフの状態にあり、メモリ
トランジスタＱＭ４の消去、プログラム状態の如何がメ
モリトランジスタＱＭ４からの読み出しに影響を与える
ことはない。

このように本発明装置にあっては、各メモリトランジス
タＱＭ、〜ＱＭ、と組をなす選択トランジスタＱ、−Ｑ
、のゲート電極に繋がるワード線５，６にはメモリトラ
ンジスタＱＭ、−ＱＭ、に対する消去、プログラム、読
出しの各動作を通じて最大５■の電圧が印加されるに留
まり、選択トランジスタＱ１〜Ｑ４の酸化膜破壊が抑制
され安定した機能が得られることとなる。

〔発明の効果〕

以上の如く本発明装置にあってはメモリトランジスタに
対する消去、プログラム電圧がそのまま選択トランジス
タに印加されることがないから、選択トランジスタの酸
化膜破壊が抑制され、ＥＣＣによっては救済出来ない酸
化膜破壊を低減出来、書換え可能回数の大幅な増大を図
れるなど本発明は優れた効果を奏するものである。

【図面の簡単な説明】

第１図は本発明装置におけるメモリセルの等価回路と四
個のメモリセルで代表させた場合の消去、プログラム、
読出しの各動作時における印加電圧値を示す説明図、第
２図は本発明装置に用いるメモリトランジスタの断面構
造図、第３図は本発明装置に用いるメモリトランジスタ
の他の例を示す断面構造図、第４図は従来装置における
メモリセルの等価回路と消去、プログラム読出し動作時
の各端子に対する電圧値を示す説明図である。 ＱＭ、〜ＱＭ、・・・メモリトランジスタ　Ｑ、〜Ｑ、
・・・選択トランジスタ　１．２・・・ビット線　３．
４・・・プログラム線　５，６・・・ワード線　７・・
・ソース線２１・・・ドレイン拡散領域　２２・・・ソ
ース拡散領域２３・・・半導体基板　２４・・・酸化膜
　２４ａ・・・薄い酸化膜２５・・・制御ゲート２６・
・・浮遊ゲート２７・・・制御ゲート電極　２８・・・
ドレイン電極　２９・・・ソース電極なお、図中、同一
符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １、電気的に電荷を注入蓄積させ、またこれから放出せ
   しめることが可能な浮遊ゲートを備えたメモリトランジ
   スタと、該メモリトランジスタのソース領域にドレイン
   領域を接続させた選択トランジスタと、該選択トランジ
   スタのゲートに前記浮遊ゲートに対する電荷の注入、放
   出の際の印加電圧よりも低い電圧のみを印加せしめる手
   段とを具備することを特徴とする不揮発性半導体記憶装
   置。