JPH0223595A - 不揮発性半導体記憶装置の書込み方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に書込み可能な不揮発性半導体記憶装置
の書込み方法に関する。

〔従来の技術〕

第３図は１９ｇ７年ＩＥＥＥ！インターナショナル　ソ
リッドステート　サーキッツコンフェレンス（Ｉｎｔｅ
ｒｎａｔｉｏｎａ！　５ｏｌｉｄ　５ｔａｔｅ　Ｃ１ｒ
ｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ）ダイジェスト　（
７６真〜７７頁）に示された従来の不揮発性半導体装置
におけるメモリセルの等価回路と消去、書込みに際して
各端子に付与すべき電圧値を示した動作説明図、第４図
は第３図に示す不揮発性半導体装置に用いられているメ
モリトランジスタの断面構造図であり、図中ＱＳ−Ｑ、
はいずれも浮遊（フローティング）ゲートを有するメモ
リトランジスタを示している。各メモリトランジスタＱ
、〜Ｑ８は実質的に同じであり、第４図に示す如く表面
に所要の間隔を隔ててドレイン（拡散）領域２１、ソー
ス（拡散）領域２２を形成した半導体基板２３上に酸化
膜２４を介在させて制御ゲ−ト２５．浮遊ゲート２６を
形成し、制御ゲート２５には制御ゲート電極２６を、ド
レイン領域２１にはドレイン電極２８を、ソース領域２
２にはソース電極２９を夫々接続せしめである。

制御ゲート２５はドレイン領域２１とソース領域２２と
の間であって一端部をドレイン領域２２上に臨ませ、他
端部をソース領域２２近傍に位置させた状態で配設され
、また浮遊ゲート２６はドレイン領域２１とソース領域
２２との間のドレイン領域２１寄りであって一端部をド
レイン領域２１上に臨ませて配設され、制御ゲート２５
とドレイン領域２１との間に所定の高電圧を印加するこ
とにより、浮遊ゲート２６に対しドレイン領域２１から
トンネル現象によって電荷（電子）を注入蓄積し、又は
これからドレイン領域２１にトンネル現象によって電荷
（電子）を引出し得るようになっている。

このように構成された各トランジスタＱ、〜Ｑ８は第１
図に示す如（マトリックス状に配置され、行方向に配置
されたトランジスタＱｓ　、Ｑ？のゲート電極、トラン
ジスタＱ、、Ｑ、のゲート電極は夫々ワードｌＩＥ？、
１９に接続され、またトランジスタＱ、、Ｑ、のソース
電極、トランジスタＱ６゜Ｑ、ｌのソース電極は夫々ソ
ース線１７に接続され、更に列方向に配置されたトラン
ジスタＱＳ、Ｑ６、トランジスタＱ７　、　　Ｑ＊のド
レイン電極は夫々ビット線１５．１６に夫々接続されて
いる。

このような従来の不揮発性半導体装置に対する書込み方
法は先ず全てのメモリセル、即ちメモリトランジスタＱ
、〜Ｑ、に対し消去、換言すれば各浮遊ゲートに電子を
注入蓄積した論理“１“の状態とし、次に選択されたメ
モリセルに対しプログラム、換言すれば当該メモリトラ
ンジスタの浮遊ゲートに蓄積されている電荷を放出させ
た論理“０”の状態とすることにより行われる。

次に選択されたメモリトランジスタＱ７に対し書込みを
行う場合について具体的に説明する。

（消去動作） 第３図に示す如（先ず全てのビット線１５．１６に高電
圧Ｖ　ｐＨを付与し、また全てのワード線１８．１９に
ＯＶを付与することにより行う。

これによって第４図に示す浮遊ゲート２６とドレイン領
域２１との間に高電界が生じ、浮遊ゲート２１に蓄積さ
れている電荷、即ち電子が薄い酸化膜２４ａを通じトン
ネル現象によってドレイン領域２１に引き抜かれる。

各メモリトランジスタＱ、〜Ｑ、の浮遊ゲート２６は、
電子の空乏状態となり、制御ゲート２５側からみたメモ
リトランジスタＱ、〜Ｑ、の閾値電圧は消去動作前に比
べて低くなり、この状態を消去状態と呼び論理“ｌ”と
する。

（プログラム動作） 書込みを行うべきメモリトランジスタＱ？のドレイン領
域に繋がるビット線、即ち選択されたビット線１６に高
電圧Ｖ　ｐＨを、また非選択のビット線１５にＯｖを、
更にメモリトランジスタＱ７の制御ゲートに繋がるワー
ド線、即ち選択されたワード線１８に高電圧■□２を、
また非選択のワード線１９にＯｖを、共通ソース線１７
にＯＶを夫々与える。

これによってメモリトランジスタＱ、の制御ゲートとド
レイン領域とには夫々ビット線１６、ワード線１８を通
じて共に高電圧Ｖ□２が印加されることとなり、メモリ
トランジスタＱ、において、第４図に示すドレイン領域
２１の近傍で高エネルギ電子（ホットエレクＩ・ロン）
が発生し、これが制御ゲート２５に印加された高電圧■
、２２によって加速され、浮遊ゲート２６に注入される
。

浮遊ゲート２６の周囲は酸化膜に囲われており、電子は
蓄積状態となり、この状態を制御ゲート２５側からみる
とメモリトランジスタＱ７の闇値電圧はプログラム動作
前に比べて高くなる。この状態をプログラム状態と呼び
論理“０”とする。

このような電気的に消去、プログラムが可能な不揮発性
半導体記憶装置（ＥεＦＲＯＭ）はＥＦＲＯＭの如く消
去に紫外線等を用いる必要がなく、ボードに実装したま
まの電気的消去が可能であり、またメモリセルを１個の
トランジスタで構成出来るためチップ面積の縮小化が図
れる等利点がある。

〔発明が解決しようとする課題〕

ところで上述した如き従来方法にあっては消去動作は全
メモリセルについて一括して行われることとなるため、
ページ単位の書換えが出来ないという問題があった。

本発明はかかる事情に鑑みなされたものであって、その
目的とするところはページ単位の書換え、所謂ベージモ
ード書込みが行える不揮発性半導体記憶装置の書込み方
法を提供するにある。

〔課題を解決するための手段〕

本発明に係る不揮発性半導体記憶装置の書込み方法は、
消去に際しては選択された信号線に制御ゲートが繋がる
メモリトランジスタにのみその制御ゲートとドレインと
の間に所定の電圧を印加し、またプログラムに際しては
前記選択された信号線に湘Ｈ卸ゲートが繋がるメモリト
ランジスタのうち、選択されたメモリトランジスタには
その制？ＩＩ＋ゲートとドレイン領域とに消去の際とは
逆の所定電圧を印加し、他のメモリトランジスタの制御
ゲートとドレイン領域とにはこれよりも低い書込み阻止
電圧を印加する。

〔作用〕

本発明はこれによってワード線毎にこれに繋がるメモリ
トランジスタに対し消去、プログラムを行うベージモー
ド書込みが可能となる。

〔実施例〕

以下本発明をその実施例を示す図面に基づき具体的に説
明する。

第１図は本発明方法に用いる不揮発性半導体記憶装置に
おけるメモリセルの等価回路と消去１プログラム動作時
の各端子に対する電圧値とを示す説明図、第２図はメモ
リトランジスタの断面構造図であり、Ｑ、〜Ｑ４はメモ
１ルトランジスタ、１゜２はビット線、３，４はワード
線、５，６はソース線を示している。

メモリトランジスタＱ、〜Ｑ４はいずれも実質的に同じ
であり、第２図に示す如く所要の間隔を隔ててドレイン
（拡散）領域１１、ソース（拡散）領域１２を形成した
半導体基板１３０表面に酸化層１４を介して制御ゲート
１５、浮遊ゲート１６を設け、制御ゲート１５には制御
ゲート電極１７を、またドレイン領域１１にはドレイン
電極１８を、更にソース領域１２にはソース電極１９を
夫々接続しである。

ＩＪ　御ゲート１５はドレイン領域１１とソース領域１
２との間にあって一端部はドレイン領域１１上に臨ませ
て、また他端部はソース領域１２の近傍に臨ませて配設
しである。また浮遊ゲート１６はドレイン領域１１とソ
ース領域１２との間のドレイン領域１１側寄りであって
、一端部をドレイン領域１１上に臨ませて配設しである
。浮遊ゲート１６はドレイン領域１１と対向する部分の
一部にドレイン領域ｌｌ側に突出してドレイン領域１１
との間に薄い酸化膜１４ａを隔ててこれと対向する突出
部を備えている。

このようなメモリトランジスタＱ、〜Ｑ４は第１図に示
す如くマトリックス状に配設され（第１図には行１列方
向に各２個設けた場合を示す）、メモリトランジスタＱ
＋　、Ｑａ　、メモリトランジスタＱ２　、Ｑａは夫々
行方向に、またメモリトランジスタＱ、、Ｑ、　、メモ
リトランジスタＱ３Ｑ、は夫々列方向に並んで位置して
いる。

行方向に配置されているメモリトランジスタＱＱ、のゲ
ート電極、メモリトランジスタＱ２．Ｑ。

のゲート電極は夫々ワード！１１３．４に、また列方向
に配置されているメモリトランジスタＱ＋　、Ｑｚ、メ
モリトランジスタＱｓ　、Ｑａのドレイン電極は夫々ビ
ット線１．２に、更にメモリトランジスタＱｌ　ｌ　ｑ
ｚ　、メモリトランジスタＱ３　、Ｑ４のソース電極は
夫々ソース綿５，６に接続されている。

而してこのような不揮発性半導体記憶装置に対する書込
みは１ペ一ジ分のデータを内部ラッチに書込む外部書込
みサイクルと、ラッチに書込まれたデータに応じて実際
にメモリセルに書込む内部書込みサイクルとに分けられ
、更にこの内部書込みサイクルは消去サイクルとプログ
ラムサイクルとに分けられる。消去サイクルでは先ずプ
ログラムを行う１ペ一ジ分についてのメモリセルを全て
消去、即ち論理“１”を書き込み、次にプログラムサイ
クルでラッチのデータに応じてプログラム、即ち論理“
Ｏ”を書込む。

以下ベージモード書込みの内部サイクルについて具体的
に説明する。

（消去動作） ベージモード書込みを行うべきページに対応する選択さ
れたワード線３に高電圧ＶＦＰを、また非選択のワード
線４にＯｖを、全ビット線１，２にＯＶを夫々与え、ソ
ース線５，６はフローティングにすることにより行う。

これによってワード！１１３に夫々制御ゲートが繋がる
メモリトランジスタＱ、、Ｑ、における制御ゲートとド
レイン領域との間には高電圧が印加され、浮遊ゲートと
ドレイン領域とに高電界が生じ、ドレイン領域から浮遊
ゲートに向けて第２図に示す薄い酸化膜１４屯を経てト
ンネル現象により電子が注入され、浮遊ゲートは電子が
蓄積された状態となる。

この状態では制御ゲートよりみてメモリトランジスタＱ
、、Ｑ３の閾値電圧は消去動作前よりも高くなり、消去
、即ち論理“１”が書込まれた状態となる。

なお、ワード線４に制御ゲートが繋がるメモリトランジ
スタＱ！　、Ｑａにおいては、ワード線４、ビット線１
，２にいずれもＯＶが与えられている結果、制御ゲート
とドレイン領域との間には電位差がなく、夫々の閾値電
圧に変化はなく、消去が行われることはない。

（プログラム動作） ワードｖＡ３に制御ゲートが繋がるメモリトランジスタ
Ｑ、、Ｑ３のうちトランジスタＱ、にのみ論理°Ｏ”を
書込む場合について示すと、先ず選択されたワード線３
にＯＶ１非選択のワード！５Ｉ４にＶｗ＋　（＝２／３
　ＶＰＰ）を印加し、選択されたビット線２に高電圧Ｖ
ＰＰ、非選択のビット線１にＶｌｌｌ（＝１／３　ＶＰ
Ｐ）を、更にソース線５．６をフローティングにするこ
とによって行う。

これによってメモリトランジスタＱ３の制御ゲートには
０■、ドレイン領域に高電圧■１が印加され、浮遊ゲー
トとドレイン領域との間に高電界が生じ、浮遊ゲートか
ら薄い酸化膜１４ａを通してドレイン領域にトンネル現
象により電子が抜き取られ、浮遊ゲートは電子の空乏状
態となる。

この状態では制御ゲートからみるとメモリトランジスタ
Ｑ３の闇値電圧はプログラム動作前より低くなり、プロ
グラム状態、即ら論理“０”が書込まれた状態となる。

他のメモリトランジスタＱ！　、Ｑａにおいてはワード
線４を通じてゲート電極に電圧ＶＷＩが、またビット′
４１Ａ１．２を通じてドレイン領域にいずれも電圧■□
、■７．の電圧が印加されるため、一方メモリトランジ
スタＱ、においてはワード線３を通じてゲート電極には
ＯＶ、またビット線１にはＶｌｌｌが印加されるため、
いずれも制御ゲートとドレイン領域との間には電圧差１
／３ｖ□が印加されるに留まることとなる。

通常メモリトランジスタにおける制御ゲートとドレイン
領域との間のトンネル電流は電界の強さに強く依存して
おり、電界がＩ　ＭＶ／ｍｍ　４少するとトンネル電流
密度は約１桁減少するから、前述の電圧差が１／３　Ｖ
ｐｐのメモリトランジスタＱ、、Ｑ、。

Ｑ４では殆どトンネル電流は流れず、闇値電圧の変化も
無視することが出来、結局メモリトランジスタＱ、にの
みプログラムが行われることとなる。

〔発明の効果〕

以上の如く本発明方法にあっては、ページモード書込み
が容易に可能となる優れた効果を奏するものである。

【図面の簡単な説明】

第１図は本発明方法に用いる半導体記憶装置におけるメ
モリセルの等価回路及び消去、プログラム動作時の各端
子に対する電圧値を示す説明図、第２図は本発明方法に
用いるメモリトランジスタの断面構造図、第３図は従来
方法に用いる半導体記憶装置におけるメモリセルの等価
回路及び消去。 プログラム動作時の各端子に対する電圧値を示す説明図
、第４図は同じ〈従来の不揮発性半導体記憶装置に用い
るメモリトランジスタの断面構造図である。 Ｑ、−Ｑ４・・・メモリトランジスタ １．２・・・ビット線　３．４・・・ワード線５．６・
・・ソース線 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １、電気的に電荷の注入、放出が可能な浮遊ゲートを備
   えた複数のメモリトランジスタをマトリックス状に配置
   した不揮発性半導体記憶装置の書込み方法において、 消去に際しては選択された信号線に制御ゲ ートが繋がるメモリトランジスタにのみその制御ゲート
   とドレインとの間に所定の電圧を印加し、またプログラ
   ムに際しては前記選択された信号線に制御ゲートが繋が
   るメモリトランジスタのうち、選択されたメモリトラン
   ジスタにはその制御ゲートとドレイン領域とに消去の際
   とは逆の所定電圧を印加し、他のメモリトランジスタの
   制御ゲートとドレイン領域とにはこれよりも低い書込み
   阻止電圧を印加することを特徴とする不揮発性半導体記
   憶装置の書込み方法。