JPH0223597A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、不揮発性半導体記憶装置に関し、例えば１
素子／１ビツト構成の電気的に書き換え可能なフローテ
ィングゲート型不揮発性記憶装置に利用して有効な技術
に関するものである。

〔従来の技術〕

■素子／１ビット構成の書き換え可能なフローティング
ゲート型不揮発性記憶装置の消去方法に関しては、例え
ばアイニスニジシーシー　８８　　ダイジェスト　オブ
　テクニカル　ペーパーズ　頁１３２−１３３（ＩＳＳ
ＣＣ８８Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐ
ａｐｅｒｓＰＰ１３２−１３３）において論じられてい
るように、ＥＰＲＯＭ　（イレーザブル＆プログラマブ
ル・リード・オンリー・メモリ）と同様に全ビット共通
のソース線に高電圧を印加して消去を行うものである。

そして、この消去用の高電圧は外部電源を直接印加する
ものである。

〔発明が解決しようとする課題〕

上記のフローティングゲート型不揮発性記憶装置では、
ソース線が全ビット共通であるために、消去モードとし
ては一括消去の単一モードであり部分的な消去ができな
い。また、その消去動作のときに、ソース線に外部電源
を直接印加するものであるため、ソース線の電位の立ち
上がりが急峻となり、不揮発性半導体記憶素子のフロー
ティングゲートとソースとの間の高い電界が加わること
となり、フローティングゲートとソース間の絶縁膜等を
劣化ないし破壊させる虞れがあり、情報保持動作の信頬
性に重大な悪影響を与える。

この発明の目的は、メモリアレイの部分的な消去を可能
にした不揮発性半導体記憶装置を提供することにある。

この発明の他の目的は、消去動作に伴う信頼性の低下を
防止した不揮発性半導体記憶装置を提供することにある
。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、不揮発性半導体記憶素子のコントロールゲー
トが結合されたワード線と、上記不揮発性半導体記憶素
子のソースが結合されるソース線との間に選択的に高電
圧を作用させてフローティングゲートに蓄積された電荷
をソース線側に引き抜くようにする。また、消去を行う
不揮発性半導体記憶素子のソースが結合されるソース線
の電位を低電圧から徐々に高電圧に上昇させるランプレ
ートを持たせる。

〔作　用］ 上記した手段によれば、ソース線の分割又はワード線の
分割に応じて部分的な消去が可能となり、消去用の高電
圧としてランプレートを持たせるものであるため、フロ
ーティングゲートとソースとの間に過度の強電界が作用
するのを防止することができる。

〔実施例１〕 第１図には、この発明が適用されたＥＥＰＲＯＭのメモ
リアレイ部の一実施例の回路図が示されている。同図の
各回路素子は、特に制限されないが、公知のＣＭＯ３（
相補型ＭＯ８）集積回路の製造技術によって、１個の単
結晶シリコンのような半導体基板上において形成される
。

特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＰチャンネルＭＯ３ＦＥＴは、上記半導体基
板表面に形成されたＮ型つェル碩域に形成される。

これによって、半導体基板は、その上に形成された複数
のＮチャンネルＭＯ３ＦＥＴの共通の基板ゲートを構成
し、回路の接地電位が供給される。

Ｎ型ウェル領域は、その上に形成されたＰチャンネルＭ
ＯＳ　Ｆ　ＥＴの基板ゲートを構成する。Ｐチャンネル
ＭＯＳ　Ｆ　ＥＴの基板ゲートすなわちＮ型ウェル領域
は、電源電圧Ｖｃｃに結合される。

あるいは、集積回路は、単結晶Ｎ型シリコンからなる半
導体基板上に形成してもよい。この場合、Ｎチャンネル
ＭＯ３ＦＥＴと不揮発性記憶素子はＰ型ウェル領域に形
成され、ＰチャンネルＭＯ３ＦＥＴはＮ型基板上に形成
される。

特に制限されないが、この実施例のＥＥＦＲＯＭは、外
部端子から供給されるＸ、Ｙアドレス信号ＡＸ、ＡＹを
受けるアドレスバッファを通して形成された相補アドレ
ス信号がアドレスデコーダＤＣＨに供給される。同図で
は、アドレスバッファとアドレスデコーダとが同じ回路
ブロックＸＡＤＢ−ＤＣＲ，ＹＡＤＢ−ＤＣＲとしてそ
れぞれ示されている。特に制限されないが、上記アドレ
スバッファＸＡＤＢ、ＹＡＤＢは、内部チップ選択信号
ｃｅにより活性化され、外部端子からのアドレス信号Ａ
Ｘ、ＡＹを取り込み、外部端子から供給されたアドレス
信号と同相の内部アドレス信号と逆相のアドレス信号と
からなる相補アドレス信号を形成する。

ロウ（Ｘ）アドレスデコーダ（Ｘ）ＯＣＲは、アドレス
バッファＸＡＤＢの相補アドレス信号に従ったメモリア
レイＭ　−Ａ、　ＲＹのワード線Ｗの選択信号を形成す
る。

カラム（Ｙ）アドレスデコーダ（Ｙ）ＤＣＲは、アドレ
スバッファＹＡＤＢの相補アドレス信号に従ったメモリ
アレイＭ−ＡＲＹのデ・−夕線りの選択信号を形成する
。

上記メモリアレイＭ−ＡＲＹは、コントロールゲートと
フローティングゲートを存するスタックドゲート構造の
記憶素子（不揮発性メモリ素子・−ＭＯ３ＦＥＴＱＩ　
〜Ｑ６）　と、’７−１”！Ｗｌ。

Ｗ２・・・、及びデータ＆５１Ｄ１〜Ｄｎとにより構成
されている。上記記憶素子は、特に制限されないが、Ｅ
ＦＲＯＭの記憶素子と類似の構造とされる。ただし、そ
の消去動作が後述するようにフローティングゲートとソ
ース線に結合されるソース間のトンネル現象を利用して
電気的に行われる点が、従来の紫外線を用いたＥＦＲＯ
Ｍの消去方法と異なる。

メモリアレイＭ−ＡＲＹにおいて、同じ行に配置された
記憶素子Ｑ１〜Ｑ３　（Ｑ４〜Ｑ６）のコントロールゲ
ートは、それぞれ対応するワード線Ｗｌ　　（Ｗ２）に
接続され、同じ列に配置された記憶素子Ｑｌ、Ｑ４〜Ｑ
３．Ｑ６のドレインは、それぞれ対応するデータ線Ｄ１
〜Ｄｎに接続されている。上記記憶素子のソースは、ソ
ースＩＣ３ＩなしいＣ３ｎに結合される。すなわち、こ
の実施例では、１つのメモリアレイＭ−ＡＲＹにおいて
、部分的な消去を可能にするために、マトリックス配置
される記憶素子が縦方向にｎブロックに分割されて各ブ
ロック毎に上記代表として例示的に示されているソース
線Ｃ３Ｉ、Ｃ３ｎが設けられる。

上記ソース線ｃｓｉ〜Ｃ３ｎには、書き込み／読み出し
動作のときオン状態になってソースｗＡｃｓ１〜Ｃ３ｎ
に回路の接地電位を与えるＮチャンネルＭＯ３ＦＥＴ１
８、Ｑ２０と、消去のための高電圧ｖｐｐを供給するＰ
チャンネルＭＯＳ　Ｆ　ＥＴＱ１７、Ｑ１９が設けられ
る。これらのＭＯ３ＦＥＴＱ１７とＱ１８、及びＱ１９
とＱ２０等は、消去制御回路ＥＲＣＩ〜ＥＲＣｎにより
スイッチ制御される。消去制御回路ＥＲＣ１〜ＥＲＣｎ
は、後述するような消去信号ｅｒｌ〜ｅ’ｒｎを受けて
、信号ｅｒ１〜ｅｒｎがハイレベルとされる消去モード
のとき、上記ＰチャンネルＭＯ３ＦＥＴＱＩ７、Ｑ１９
等をオン状態にする。上記信号ｅｒｌ〜ｅｒｎがロウレ
ベルの消去モード以外ではＮチャンネルＭＯ３ＦＥＴＱ
１８、Ｑ２０等をオン状態にさせるものである。これに
より、消去制御回路ＥＲＣＩ　〜ＥＲＣｎは、上記ソー
ス線Ｃ８１〜Ｃ３ｎに対して選択的に消去動作のための
高電圧ｖｐｐと書き込み／読み出し等のための接地電位
を与える。なお、メモリアレイＭ　−Ａ、　ＲＹの全体
を一括消去動作を行う場合には信号ｅｒｌ〜ｅｒｎを全
てハイレベルにすることにより、上記スイフチＭＯ３Ｆ
ＥＴＱ１？、Ｑ１９等を全てオン状態にして、消去用の
高電圧を全メモリセルのソースに供給するようにすれば
よい。

特に制限されないが、消去を行う際当該ブロックのデー
タ線はフローティング状態あるいは選択ゲート（ＭＯ３
ＦＥＴＱ２２）を通して消去制御回路に接続される。

特に制限されないが、８ビツトの単位での書き込み／続
み出しを行うため、上記メモリアレイＭ−ＡＲＹは、合
計で８組設けられるよう構成される。同図においては、
上記のようなｎ分割されたメモリブロックを持つ１つの
メモリアレイＭ−ＡＲＹが代表として例示的に示されて
いる。

上記１つのメモリアレイＭ　−Ａ、　ＲＹを構成する各
データ＆％Ｄ１〜Ｄｎは、上記アドレスデコーダＤＣＲ
（Ｙ）によって形成された選択信号を受けるカラムく列
）選択スイッチＭＯ３ＦＥＴＱ７〜Ｑ９を介して、共通
データ線ＣＤに接続される。

共通データ線ＣＤは、各メモリブロックに対応して設け
られる。共通データ線ＣＤには、外部端子Ｉ１０から入
力される書込み信号を受ける書込み用のデータ人カバソ
ファＤＩＢの出力端子がスイッチＭＯ３ＦＥＴＱ２１を
介して接続される。同様に他のメモリアレイＭ−ＡＲＹ
に対しても、上記同様なカラム選択回路スイッチＭＯ３
ＦＥＴが設けられ、それに対応したアドレスデコーダに
より選択信号が形成される。

上記メモリアレイＭ−ＡＲＹに対応して設けられる共通
データ線ＣＤには、スイッチＭＯ３ＦＥＴＱ１６を介し
てセンスアンプＳＡの入力段回路を構成し、次に説明す
る初段増幅回路ＰＡの入力端子に結合される。

上記例示的に示されている共通データ％ｉ　ＣＤは、読
み出し制御信号ｓｃによりオン状態にされるＭＯ３ＦＥ
ＴＱＩ　６を通して、そのソースが接続されたＮチャン
ネル型の増幅ＭＯ３ＦＥＴＱＩ　１のソースに接続され
る。この増幅ＭＯ８ＦＥＴＱ１１のドレインと電源電圧
端子Ｖｃｃとの間には、そのゲートに回路の接地電位の
印加されたＰチャンネル型の負荷ＭＯ３ＦＥＴＱＩ　２
が設けられる。

上記負荷ＭＯ３ＦＥＴＱＩ　２は、読み出し動作のため
に共通データｖＡＣＤにプリチャージ電流を流すような
動作を行う。

上記増幅ＭＯ３ＦＥＴＱＩ　１の感度を高くするため、
スイッチＭＯ３ＦＥＴＱＩ　６を介した共通データ線Ｃ
Ｄの電圧は、Ｎチャンネル型の駆動ＭＯ３ＦＥＴＱ１３
とＰチャンネル型の負荷ＭＯ３ＦＥＴＱ１４とからなる
反転増幅回路の入力である駆動ＭＯ３ＦＥＴＱＩ　３の
ゲートに供給される。

この反転増幅回路の出力電圧は、上記増幅ＭＯ３ＦＥＴ
ＱＩ　１のゲートに供給される。さらに、センスアンプ
の非動作期間での無駄な電流消費を防止するため、上記
増幅ＭＯ３ＦＥＴＱＩ　１のゲートと回路の接地電位点
との間には、ＮチャンネルＭＯ３ＦＥＴＱＩ　５が設け
られる。このＭＯ３ＦＥＴＱ１５と上記ＰチャンネルＭ
Ｏ３ＦＥＴＱＩ４のゲートには、共通にセンスアンプの
動作タイミング信号ｓｃが供給される。

メモリセルの読み出し時において、センスアンプ動作タ
イミング信号ｓｃはロウレベルにされ、ＭＯ３ＦＥＴＱ
Ｉ　４はオン状態に、ＭＯ３ＦＥＴＱ１５はオフ状態に
される。メモリセルは、書込みデータに従って、ワード
線の選択レベルに対して高いしきい値電圧か又は低いし
きい値電圧を持つものである。

各アドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲによって選
択されたメモリセルがワード線が選択レベルにされてい
るにもかかわらずオフ状態にされている場合、共通デー
タ線ＣＤは、ＭＯ３ＦＥＴＱ１２とＱｌｌからの電流供
給によって比較的ハイレベルにされる。一方、選択され
たメモリセルがワード線選択レベルによってオン状態に
されている場合、共通データｖＡＣＤは比較的ロウレベ
ルにされる。

この場合、共通データ１ＪｃＤのハイレベルは、このハ
イレベルの電位を受ける反転増幅回路により形成された
比較的低いレベルの出力電圧がＭＯ３ＦＥＴＱＩ　１の
ゲートに供給されることによって比較的低い電位に制限
される。一方、共通データ線ＣＤのロウレベルは、この
ロウレベルの電位を受ける反転増幅回路により形成され
た比較的高いレベルの電圧がＭＯ３ＦＥＴＱＩ　１のゲ
ートに供給されることによって比較的高い電位に制限さ
れる。このような共通データＩＣＤのハイレベルとロウ
レベルとを制限すると、この共通データ線ＣＤ等に信号
変化速度を制限する浮遊容量等の容量が存在するにかか
わらずに、読み出しの高速化を図ることができる。すな
わち、複数のメモリセルからのデータを次々に読み出す
ような場合において共通データＩｃＤの一方のレベルが
他方のレベルへ変化させられるまでの時間を短くするこ
とができる。このような高速読み出し動作のために、上
記負荷ＭＯ３ＦＥＴＱＩ　２のコンダクタンスは比較的
大きく設定される。

なお、上記増幅用のＭＯ５ＦＥＴＱＩ　１は、ゲート接
地型ソース入力の増幅動作を行い、その出力信号をＣＭ
ＯＳインバータ回路によって構成されたセンスアンプＳ
Ａに伝える。そして、このセンスアンプＳＡ、の出力信
号は、対応したデータ出カバソファＤＯＢによって、特
に制限されないが、増幅されて上記外部端子Ｉ１０から
送出される。

また、上記外部端子Ｉ１０から供給される書き込み信号
は、データ人力バッファＤＩＢを介して、上記共通デー
タ線ＣＤに伝えられる。他のメモリブロックに対応した
共通データ線と外部端子との間においても、上記同様な
入力段回路及びセンスアンプ並びにデータ出カバソファ
からなる読み出し回路と、データ人力バッファからなる
書き込み回路とがそれぞれ設けられる。

タイミング＃御回路Ｃ０ＮＴは、特に制限されないが、
外部端子ＧＥ、ＯＢ、ＰＧＭ及びＶｐｐに供給されるチ
ップイネーブル信号、アウトプットイネーブル信号、プ
ログラム信号及び書込み／消去用高電圧と内部のＸアド
レス信号ａｘとに応じて、内部制御信号ｃｅ、ｓｅ等の
内部タイミング信号、消去信号ｅ　ｒ　ｌ　ｗ　ｅ　ｒ
　ｎ及びアドレスデコーダに選択的に供給する読み出し
用低電圧Ｖｃｃ／書き込み層高電圧ｖｐｐ等を形成する
。

書き込み／消去用高電圧ｖｐｐが供給された状態におい
て、チップイネーブル信号ＣＥがロウレベルで、アウト
プットイネーブル信号ＯＥがハイレベルで、プログラム
信号ＰＧＭがロウレベルなら、書き込みモードとされ、
上記内部信号ｃｅはハイレベルにされる。そして、アド
レスデコーダ回路ＸＤＣＲ，ＹＤＣＲ及びデータ入力回
路ＤＩＢには、その動作電圧として高電圧Ｖｌ）９が供
給される。

書き込みが行われるワード線は、その電圧が上記高電圧
ｖｐｐになる。そして、フローティングゲートに電子を
注入すべき記憶素子が結合されたデータ線は、上記同様
な高電圧Ｖｐρにされる。これにより、記憶素子にチャ
ンネル飽和電流が流れ、データ線に結合されたドレイン
近傍のピンチオフ領域では高電界により加速された電子
がイオン化を起こし、貰エネルギーを持つ電子、いわゆ
るホットエレクトロンが発生する。一方、フローティン
グゲートは、ワード線が結合されたコントロールゲート
の電圧とドレイン電圧、及び基板とフローティングゲー
ト間の容量とフローティングゲートとコントロールゲー
トとの容量とに決まる電圧となり、ホットエレクトロン
を誘引して、フローティングゲートの電位を負にする。

これにより、コントロールゲートが結合されたワード線
の電位を選択状態にしても、非導通状態になるようにす
る。

上記電子の注入を行わない記憶素子のドレインは、ドレ
イン近傍のピンチオフ領域でホットエレクトロンが発生
しないような低いレベルにされる。

チップイネーブル信号ＧＥがロウレベルで、アウトプッ
トイネーブル信号ＯＥがロウレベルで、プログラム信号
ＰＧＭがハイレベルでｖｐｐが書込み用高電圧なら、ベ
リファイモードとされ、上記内部信号ＳＣとｃｅはハイ
レベルにされる。このベリファイモードでは、各回路Ｘ
ＤＣＲ，ＹＤＣＲ及びＤＩＢには、その動作電圧が上記
高電圧■ｐｐから電源電圧Ｖｃｃのように切り換えられ
て供給される。

チップイネーブル信号ＣＥがロウレベルで、アウトプッ
トイネーブル信号ＯＥがロウレベルで、プログラム信号
ＰＧＭがハイレベルでｖｐｐが読み出し用低電圧（Ｖｃ
ｃと同じレベル）なら、前記説明したような読み出しモ
ードとされ、上記内部信号ＳＣとｃｅはハイレベルにさ
れる。

チップイネーブル信号ＣＥがロウレベルで、アウトプッ
トイネーブル信号ＯＥがハイレベルで、プログラム信号
ＰＧＭがハイレベルでｖｐｐが高電圧なら、消去モード
とされ、上記内部信号ｃｅはハイレベルにされ、信号３
Ｃはロウレベルにされる。なお、外部端子から消去動作
を指示する制御信号を供給して、それをロウレベルにす
ることにより消去モードを指定してもよい。

この消去モードのとき、Ｘデコーダ回路ＤＣＲは、全ワ
ード線を接地電位のような非選択レベルにする。このと
き、供給されるＸアドレス信号は、上記制御回路Ｃ０Ｎ
Ｔに供給されて、消去すべきメモリブロックを指定する
ために用いられる。この場合、アドレス信号ａＸは、ｎ
ビットを用いて各ビットが上記ｎ分割されたメモリブロ
ックと一対一対応させるものとしてもよい。言い換える
ならば、アドレス信号の各ビットが上記消去信号ｅｒ１
〜ａｒｎと一対一対応されるようにするものである。こ
のような構成を採ることによって、ｎ分割されたメモリ
ブロックのうち、任意のメモリブロック数のメモリブロ
ックを消去させることができる。すなわち、信号ｅｒｌ
〜ｅｒｎの組み合わせにより一括消去を含む多様な部分
的消去を実現できるものとなる。

上記のように消去モードのときには、全ワード線が接地
電位のような非選択レベルであり、上記アドレス信号ａ
Ｘの指定により、ソースｆ１Ｍｃｓ１ないしＣ３ｎのい
ずれか少な（とも１つに消去のための高電圧ｖｐｐを供
給すると、コントロールゲートからソースに向かう高電
界が作用し、記憶素子Ｑｌ等のフローティングゲートに
蓄積された電子がトンネル現象によってソース線側に引
き抜かれることによって消去動作が行われる。

上記のような消去モードのとき、ＭＯＳＦＥＴＱ１８、
Ｑ２０をオン状態にしてソース線Ｃ８１〜Ｃ３ｎに接地
電位を与えると、上記のような高電界が作用しないから
、上記のようなトンネル現象が生じない、これにより、
メモリアレイＭ−ＡＲＹの分割されたメモリブロックの
うち、ソース線に高電圧Ｖｌ）９が与えられたもののみ
が部分的に消去されることになる。

第２図には、この発明の他の一実施例の回路図が示され
ている。

この実施例では前記同様なＥＥＲＲＯＭにおいて、メモ
リアレイＭ−ＡＲＹのソース線が共通化されて、Ｐチャ
ンネルＭＯ３ＦＥＴＱＩ　７とＮチャンネルＭＯＳＦＥ
ＴＱＩ　８とにより、−括して消去電圧ｖｐｐ又は書き
込み／読み出しのための接地電位が与えられる。すなわ
ち、消去制御回路ＥＲＣは、信号ａｒｃにより消去モー
ドが指示されると、ＰチャンネルＭＯ３ＦＥＴＱＩ　７
をオン状態にしてソース線Ｃ８を一括して高電圧ｖｐｐ
にし、それ以外はＮチャンネルＭＯ３ＦＥＴＱＩ　８を
オン状態にして回路の接地電位とする。

この場合、メモリアレイＭ−ＡＲＹの部分的な消去を実
現するために、Ｘデコーダ回路ＤＣＲは、ワード線を部
分的に高電圧Ｖｐｐ／又は回路の接地電位にするもので
ある。すなわち、Ｘデコーダ回路ＤＣＲは、書き込み動
作のときのように１つのワード線を高電圧の選択レベル
として、残り全部のワード線を回路の接地電位のような
非選択レベルとする動作と異なり、消去を行うべきメモ
リブロックに対応したワード線を部分的に非選択レベル
とし、それ以外を高電圧ｖｐｐとするものである。

この構成では、上記非選択レベルとされたワード線に結
合された記憶素子には、前記のような高電界が作用し、
トンネル現象による消去動作が行われる。これに対して
、高電圧ｖｐｐとされたワード線に結合される記憶素子
には、コントロールゲートとソースとが同電位となり、
前記のような高電界が印加されないからトンネル現象を
利用した消去動作が行われない。

第３図には、上記Ｘデコーダ回路ＤＣＲの一実施例の回
路図が示されている。

メモリアレイＭ−ＡＲＹは、点線で示されたようなｎ分
割されたメモリブロックＭＢＩないしＭＢｎから構成さ
れる。

メモリブロックＭＢＩのワード線Ｗｌ、Ｗ２等の選択信
号を形成する単位のデコーダ回路ＵＤＣＲの出力信号は
対応するノアゲート回路Ｇ２．０３等の一方の入力に供
給される。これらのノアゲート回路Ｇ２．０３等の他方
の入力には、上記信号ｅｒを受けるアンドゲート回路Ｇ
１を介してアドレス信号ａ１が共通に供給される。すな
わち、上記アンドゲート回路Ｇ１の出力信号は、上記メ
モリブロックＭＢＩに対応した単位のデコーダ回路の出
力分に設けられるノアゲート回路Ｇ２．Ｇ３等の共通の
制で１信号とされる。

上記ノアゲート回路Ｇ２．Ｇ３の出力信号は、インバー
タ回路Ｎｌ、Ｎ２を通してレベル変換回路１．ＶＣ１、
Ｌ、ＶＣ２を介して対応するワード線Ｗｌ、Ｗ２等に供
給される。レベル変換回路ＬＶＣ１は、その具体的回路
が示されているように下記の回路素子から構成される。

インバータ回路Ｎ１の出力信号は、ゲートに定常的に電
源電圧Ｖｃｃが供給されたカット用ＭＯ３ＦＥＴＱ４０
を通してＰチャンネルＭＯ３ＦＢＴＱ４１のゲートに供
給される。ＮチャンネルＭＯ３ＦＥＴＱ４２のゲートは
、特に制限されないが、上記インバータ回路Ｎ１の出力
が直接供給される。この構成に代えて、ＮチャンネルＭ
Ｏ３ＦＥＴＱ４２のゲートを上記ＰチャンネルＭＯ３Ｆ
ＥＴＱ４１のゲートと接続してもよい。上記Ｐチャンネ
ルＭＯＳ　Ｆ　ＥＴＱ４１のゲートと高電圧端子Ｖｌ）
Ｉ）との闇には、レベル変換出力信号を受けるＰチャン
ネルＭＯ３ＦＥＴＱ４３が設けられる。他のレベル変換
回路ＬＶＣ２等も上記同様な回路から構成される。

この実施例回路では、上記消去モードを指示する信号ｅ
ｒがハイレベル（論理“１”）にされると、アンドゲー
ト回路Ｇ１がゲートを開いてアドレス信号ａ１〜ａｎを
有効として、各単位回路ＵＤＣＲのデコード出力に代わ
って各ノアゲート回路Ｇｌ、０２等を介してレベル変換
回路に伝えられる。例えば、アドレス信号ａ１をハイレ
ベルにすると、ノアゲート回路Ｇｌ、Ｇ２の出力信号が
ロウレベルになって、メモリブロックＭＨＩのワード線
Ｗｌ、Ｗ２等をロウレベルの非選択レベルとしてメモリ
ブロックＭＢＩのメモリセルを消去状態とする。このと
き、レベル変換回路ＬＶＣＩ等は、インバータ回路Ｎ１
の出力信号のハイレベルによりＮチャンネルＭＯ３ＦＥ
ＴＱ４２がオン状態になり、ワード線Ｗ１をロウレベル
の接地電位とする。上記ワード線ＷｌＯロウレベルに応
じてＰチャンネルＭＯ３ＦＥＴＱ４３がオン状態となり
、ＰチャンネルＭＯ３ＦＥＴＱ４１のゲート電圧を高電
圧ｖｐｐとする。これにより、ＰチャンネルＭＯ３ＦＥ
ＴＱ４１はオフ状態にされる。そして、上記ゲート電圧
がｖｐｐとされることに応じてＮチャンネルＭＯ３ＦＥ
ＴＱ４０がオフ状態となり、高電圧Ｖｌ）りからインバ
ータ回路Ｎ１の動作電圧ＶＣＣに向かって直流電流が流
れるのを防止できる。

また、アドレス信号ａ１をロウレベルにすると、ノアゲ
ート回路Ｇｌ、Ｇ２の出力信号がハイレベルになって、
メモリブロックＭＢＩのワード線Ｗ１、Ｗ２等をｖｐｐ
のようなハイレベルとする。すなわち、レベル変換回路
Ｌ　Ｖ　Ｃ１等は、インバータ回路Ｎ１の出力信号のロ
ウレベルによりＰチャンネルＭＯ３ＦＥＴＱ４１がオン
状態になり、ワード線Ｗ１を高電圧ｖｐｐのハイレベル
とする。このとき、ＮチャンネルＭＯ３ＦＥＴＱ４２は
オフ状態になる。このことは、他のメモリブロックＭＢ
ｎ等に対応して一対一対応したアドレス信号ａ２〜ａｎ
についても同様である。

すなわち、ｎ分割されたメモリブロックＭＢＩ〜ＭＢｎ
に対応してｎ分割されたデコーダ回路毎に、ｎビットか
らなる各アドレス信号がｎ分割された各デコード部の出
力に代わって出力させるため、ｎ分割されたワード線の
レベルを、ｎビットからなる各アドレス信号により一対
−に対応して指定することができる。この構成では、前
記同様に一括消去を含む多様なメモリブロックの消去動
作が可能になるものである。

消去動作モード以外のときには、信号ｅｒがロウレベル
になるので、各ノアゲート回路Ｇｌ、０２等は単なるイ
ンバータ回路として動作し、対応する単位のデコーダ回
路ＵＤＣＲの出力信号を伝えるものとなる。

上記ノアゲート回路Ｇ１やＧ２は、第１図の実施例にお
いて、全ワード線を非選択とする場合にも用いるこ′と
ができる。

なお、Ｘデコーダ回路ＯＣＲとしては、上記信号ｓｒに
よりアドレス信号の上位２又は３ビツトのようにＮビッ
トのみを有効にして接地電位のような非選択レベルとす
るワード線を指定するものとしてもよい。この場合には
、メモリアレイＭ−ＡＲＹのワード線が４分割されて、
１／４又は１／８のように１／２Ｎに分割されたメモリ
ブロックの択一的な消去が可能になる。

このように、メモリアレイＭ−ＡＲＹのワード線を複数
に分割して、選択的に高電圧Ｖｐｐ／接地電位とする回
路は、種々の実施形態を採ることができるものである。

なお、上記アドレス信号と一対一でメモリブロックを指
定するとき、メモリブロック数に比べてＸアドレス信号
のビット数が不足するなら、Ｙアドレス信号を利用する
ものであってもよい。このことは、前記第１図における
ソース線を指定する場合でも同様である。

第６図には、上記ソース線選択回路の一実施例の回路図
が示されている。

消去時には内部信号ｅｒはハイレベルであり、選択され
たブロックについてはブロック選択信号ｂｓｎがハイレ
ベルにされる。これにより、ナントゲート回路Ｇ１の出
力信号がロウレベルになり、インバータ回路Ｎ２を通し
てハイレベルの出力信号が形成されるので、ＭＯ３ＦＥ
ＴＱ４２はオン状態となり、後述するランプレート設定
回路の出力信号ｒｐを受けるＭＯ３ＦＥＴＱ４３が徐々
にオン状態になるのに対応して、ノードｖ１の電位が徐
々に低下する。上記ノードＶ１の電位の低下に対応して
ソースフォロワ出力のＰチャンネルＭＯ３ＦＥＴＱ４４
が徐々にオン状態になる。これにより、ソース線Ｃ３ｎ
にはノードｖ１の電位に対応して変化する高電圧ｖｐｐ
が給電される。このとき、ナントゲート回路Ｇ１、イン
バータ回路Ｎ１及びＮ２を通した信号を受けるＭＯ３Ｆ
ＥＴＱ４５はオフ状態である。

消去終了時又はブロック切り換え時にＰチャンネル負荷
ＭＯ３ＦＥＴＱ４４と駆動ＭＯ３ＦＥＴＱ４５との間に
貫通電流が流れる可能性が生じるため、駆動ＭＯ３ＦＥ
ＴＱ４５がオン状態になるタイミングに約１ｏｎ３程度
を遅延をインバータ回路Ｎ１とＮ２及びキャパシタＣ５
と０６とにより設けて、これを防止している。逆の動作
時にも同様に貫通電流が流れる可能性があるが、この場
合にはＭＯ３ＦＥＴＱ３がオン状態になるタイミングに
前記ランプレート設定回路による遅延が十分に存在する
ため問題はない。

〔実施例２〕 第４図には、上記ソース線に供給される消去用の高電圧
を発生させるランプ電圧発生回路の一実施例の回路図が
示されている。

前記のように記憶素子のソースに高電圧を供給して消去
動作を行う場合、ソース線に対して外部電［Ｖｐｐをス
イッチＭＯ３ＦＥＴ０１７等により直接的に供給する構
成では、消去動作開始と同時にソース線の電位が高電圧
Ｖｐｐ（約１２ｖ）のような高電圧になってしまう。こ
のとき、消去を行うべき記憶素子のフローティングゲ−
１・に電子が蓄積されているものであるから、フローテ
ィングゲートは接地電位以下の負の電位を持つ。それ故
、フローティングゲートとソースとの間で過大な高電界
が作用し、フローティングゲートとソースとの間の絶縁
膜を劣化ないし破壊させる虞れがあり、例えば記憶素子
の保持特性を劣化させる等信傾性の点で問題がある。

そこで、この実施例では、前記のような消去動作を行う
スイッチＭＯ３ＦＥＴＱＩ　７　　（Ｑｌ　９）等のゲ
ートに供給される制御信号は、次の回路により形成され
る。

ＰチャンネルＭＯ３ＦＥＴＱ２２、Ｑ２４、及びＱ２６
とＮチャンネルＭＯ３ＦＥＴＱ２３、Ｑ２５及びＱ２７
は、それぞれＣＭＯＳインバータ回路を構成し、特に制
限されないが、ＣＭＯＳインバータ回路（Ｑ２２とＱ２
３）の出力信号は、抵抗Ｒ１とキャパシタＣ１からなる
遅延回路を介してＣＭＯＳインバータ回路（Ｑ２４とＱ
２５）の入力に供給される。このＣＭＯＳインバータ回
路（Ｑ２４とＱ２５）の出力信号は、抵抗Ｒ２とキャパ
シタＣ２からなる遅延回路を介してＣＭＯＳインバータ
回路（Ｑ２６とＱ２７）の入力に供給される。このＣＭ
ＯＳインバータｌｌ路（Ｑ２５とＱ２７）の出力信号は
、上記ＣＭＯＳインバータ回路（Ｑ２２とＱ２３）の入
力に帰還されることにより、リングオシレータＯ３Ｃを
構成する。

この実施例では、低消費電力化を図るために、上記ＣＭ
　ＯＳインバータ回路のＰチャンネルＭＯ３ＦＥＴＱ２
２、Ｑ２４及びＱ２６のソースに供給される動作電圧は
、Ｐチャンネル型のパワースイッチＭＯ３ＦＥＴＱ３２
を介して供給される。また、ＣＭＯＳインバータ回路（
Ｑ２２と０２３）の入力と回路の接地電位点との間には
、リセット用のＮチャンネルＭＯ５ＦＢＴＱ２１が設け
られる。上記パワースイッチＭＯ３ＦＥＴＱ３２とリセ
ット用ＭＯ３ＦＥＴＱ２１のゲートには、消去動作信号
ｅｒが供給される。

上記リングオシレータＯ８Ｃの出力信号は、Ｐチャンネ
ルＭＯ３ＦＥＴＱ２８．Ｑ３０及びＮチャンネルＭＯ３
ＦＥＴＱ２９．Ｑ３１からそれぞれ構成される縦列形態
のＣＭＯＳインバータ回路を通して、周期的な相補パル
スＣＫ、ＣＫとして出力される。

パルスＣＫは、電源電圧ＶｃｃをキャパシタＣ３に伝え
る伝送ゲートＭＯ３ＦＥＴＱ３３のゲートに伝えられる
。パルスＣＫは、上記キャパシタＣ３にチャージアンプ
された電荷をキャパシタＣ４に伝える伝送ゲー）ＭＯ３
ＦＥＴＱ３４のゲートに伝えられる。上記キャパシタＣ
４の容量値は、キャパシタＣ３の容量値に比べて十分大
きな容量値を持つように設定される。キャパシタＣ４は
、上記信号ｅｒを受けるリセット用ＭＯＳ　Ｆ　ＥＴＱ
３７が並列に設けられる。

上記キャパシタＣ４の保持電圧■１は、そのソースに接
地電位が与えられたＮチャンネルＭＯ３ＦＥＴＱ３６の
ゲートに伝えられる。このＭＯ３ＦＥＴＱ３６のドレイ
ンと高電圧Ｖｌ）ｐとの間には、ＰチャンネルＭＯ３Ｆ
ＥＴＱ３５が接続される。

ＰチャンネルＭＯ３ＦＥＴＱ３５は、そのゲートに定常
的に回路の接地電位が与えられることによって抵抗素子
として作用する。そして、上記ＭＯ３ＦＥＴＱ３５とＱ
３６（７）分圧電圧ｖ２が、上記のようにソース線Ｃ８
に消去電圧を与えるＭＯ３ＦＥＴＱ１７等のゲートに供
給される駆動電圧とされる。

次に、この実施例回路の動作を、第５図に示した動作波
形図を参照して説明する。

信号ｅｒをロウレベルにすると、ＮチャンネルＭＯ３Ｆ
ＥＴＱ２１がオフ状態に、パワースイッチＭＯ３ＦＥＴ
Ｑ３２がオン状態になるので、リングオシレータが発振
動作を開始して、パルスＣＫ、ＣＫが交互にハイレベル
／ロウレベルに変化する。パルスＣＫがハイレベルのと
き、伝送ゲートＭＯ３ＦＥＴＱ３３がオン状態になって
、キャパシタＣ３がｉｔ源電圧Ｖｃｃ　−Ｖ　ｔｈ　（
Ｖ　ｔｈはＭＯ３ＦＥＴＱ３３のしきい値電圧）にチャ
ージアップされる。パルス信号ＣＫがハイレベルになる
と、伝送ゲートＭＯ８ＦＥＴＱ３３に代わってＭＯ３Ｆ
ＥＴＱ３４がオン状態になるため、キャパシタＣ３とキ
ャパシタＣ４で電荷分散（チャージシヱア）が行われる
。キャパシタＣ４は信号ｅｒがハイレベルのときにオン
状態にされるＭＯ３ＦＥＴＱ３７によってディスチャー
ジされているので、上記電荷分散により伝えられた電荷
に応じた電位■１を持つものとなる。上記パルスＣＫ、
ＣＫが繰り返して発生されので、上記ｉ荷分数によりキ
ャパシタＣ４の電位■１が階段波状態に徐々に高くなる
。このでんあいＶｌの電位の上昇に応じてＭＯ３ＦＥＴ
Ｑ３６のコンダクタンスが徐々に大きくなる。それ故、
ＭＯ３ＦＥＴＱ３５とのコンダクタンス比により決定さ
るドレイン出力■２は、高電圧■ρｐから接地電位に向
かって徐々に低下する。このような電圧■２の低下に応
じてＭＯ８ＦＥＴＱ１７のコンダクタンスも徐々に大き
くされるため、ソース線Ｃ３に供給される消去電圧は階
段波状の電圧ｖ１に対応したランプレートも持って高く
される。

このような消去電圧の供給により、消去される記憶素子
のフローティングゲートとソースとの間がトンネル現象
に必要な高い電圧となったときから電荷の引き抜きが開
始される。それ故、ソースの電位が最終的に高電圧Ｖｌ
）りになうた時にはフローティングゲートに蓄積されて
いた電荷のうちある程度のｔ荷量が既に引き抜かれてい
るため、フローティングゲートとソースとの間で過度の
高電界が発生することが防止できる。これにより、消去
動作に伴うフローティングゲートとソースとの間の絶縁
膜等の劣化ないし破壊を防止でき、素子の高信頼性を保
証することができる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すわなち、 （１）コントロールゲートとフローティングゲートとを
備えた不揮発性半導体記憶素子がマトリックス配置され
てなるメモリアレイに対して、ソース線を複数のブロッ
クに分割して構成し、全ワード線を非選択状態として各
ブロック毎に選択的に消去用の高電圧を供給することに
より、ブロック毎の消去動作が可能になるという効果が
得られる。

（２）コントロールゲートとフローティングゲートとを
備えた不揮発性半導体記憶素子がマトリックス配置され
てなるメモリアレイに対して、ワード線を複数ブロック
に分割して、メモリアレイのソース線に消去用の電圧を
供給した状態で、各ブロック毎のワード線を接地電位レ
ベルにすることにより、ブロック毎の消去動作が可能に
なるという効果が得られる。

（３）上記ブロック毎の消去を行うための制御信号とし
て、アドレス信号と一対一に対応した信号を形成するこ
とにより、−括消去を含む多様なブロックの組み合わせ
による消去動作が可能になるとう効果が得られる。

（４）消去を行う不揮発性半導体記憶素子のソースが結
合されるソース線の電位を低電圧から徐々に高電圧に上
昇させるランプレートを持たせることにより、ソース電
圧が高電圧ｖｐｐに達するまでに既にトンネル現象によ
る電荷の引き抜きが行われるため、フローティングゲー
トとソースとの間に過度の強電界が印加されることを防
止できる。これにより、素子の高信頼性を保証すること
ができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ソース線とワ
ード線とをそれぞれ分割して、その組み合わせにより消
去すべきメモリブロックを指定するものであってもよい
、記憶素子としては、ＥＰＲＯＭに用いられるスタック
ドゲート構造のＭＯＳトランジスタの他、書き込み動作
もトンネル現象を用いるＦＬＯＴＯＸ型の不揮発性記憶
素子を用いるものであってもよい。

書き込み／消去用の高電圧ｖｐｐは、内部回路により構
成される第７図に示すような電源電圧Ｖｃｃと前記第４
図に示した回路と同様な構成の発振回路Ｏ８Ｃにより形
成されるタイミングパルスＣＰ。

ＣＰと電源電圧Ｖｃｃを受けるダイオード形態のＭＯ３
ＦＥＴＱ５１ないしＱ６６と、キャパシタＣ１１ないし
Ｃ１８からなるチャージポンプ回路を用い、上記電源電
圧Ｖｃｃを昇圧して形成するものであってもよい。

記憶装置に供給される外部制御Ｂ信号は、種々の実施形
態を採ることができるものである。前記のように消去す
べき記憶素子のソースに供給される高電圧にランプレー
トを持たせる構成は、上記電荷分散による回路を用いる
ことの他、キャパシタと抵抗からなる時定数回路や、演
算増幅回路の利用した積分回路、カウンタ回路とその計
数出力を受けるＤ／Ａ変換回路等種々の実施形態を採る
ことができるものである。このようにランプレートを持
つ高電圧で消去が行われるＥＥＦＲＯＭは、前記従来技
術のように一括消去モードしか待たないものであっても
よい。

ＥＥＦＲＯＭを構成するメモリアレイやその周辺回路の
具体的回路構成は、種々の実施形態を採ることができる
ものである。さらに、ＥＥＰＲＯＭ等は、マイクロコン
ピュータ等のようなディジタル半導体集積回路装置に内
蔵されるものであってもよい。

この発明は、ＥＰＲＯＭに用いられるようなスタックド
ゲート構造の不揮発性記憶素子や、ＦＬ０ＴＯＸ型の記
憶素子を用いる不揮発性半導体記憶装置に広く利用でき
るものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、不揮発性半導体記憶素子のコントロールゲ
ートが結合されたワード線と、上記不揮発性半導体記憶
素子のソースが結合されるソース線との間に選択的に高
電圧を作用させてフローティングゲートに蓄積された電
荷をソース線側に引き抜くようにすることにより、部分
的な消去が可能となる。また、消去を行う不揮発性半導
体記憶素子のソースが結合されるソース線の電位を低電
圧から徐々に高電圧に上昇させるランプレートを持たせ
ることにより、フローティングゲートとソースとの間に
過度の強電界が作用するのを防止することができる。

【図面の簡単な説明】

第１図は、この発明に係るＥＥＰＲＯＭの一実施例を示
す回路図、 第２図は、この発明に係るＥＥＰＲＯＭの他の一実施例
を示す回路図、 第３図は、上記ＥＥＰＲＯＭのデコーダ回路の一実施例
を示す回路図、 第４図に、ソース線に供給される消去用の高電圧を発生
させるランプ電圧発生回路の一実施例を示す回路図、 第５図は、ランプ電圧発生回路のの動作を説明するため
の波形図、 第６図は、ソース線選択回路の一実施例を示す回路図、 第７図は、内蔵される高電圧発生回路の一実施例を示す
回路図である。 ＸＡＤＢ、ＹＡＤＢ・・アドレスバッファ、ＸＤＣＲ・
・Ｘアドレスデコーダ、ＵＤＣＲ・・単位回路、ＹＤＣ
Ｒ・・Ｙアドレスデコーダ、Ｍ−ＡＲＹ・・メモリアレ
イ、ＰＡ・・初段増幅回路、ＳＡ・・センスアンプ、Ｄ
ＩＢ・・データ入カバソファ、ＤＯＢ・・データ出カバ
ソファ、Ｃ０ＮＴ・・タイミング制御回路、ＥＲＣ，Ｅ
ＲＣＩ〜ＥＲＣｎ＝消去制御回路、ＭＢ１〜ＭＢｎ・・
メモリブロック、ＬＶＣＩ、ＬＶＣ２・・レベル変換回
路、ｏＳＣ・・リングオシレータ、Ｇ１・・ナントゲー
ト回路、Ｎ１〜Ｎ３・・インバータ回路

Claims (1)

1. 【特許請求の範囲】 １、コントロールゲートとフローティングゲートとを備
   えた不揮発性半導体記憶素子がマトリックス配置されて
   なるメモリアレイを含み、上記不揮発性半導体記憶素子
   のコントロールゲートが結合されたワード線と、上記不
   揮発性半導体記憶素子のソースが結合されるソース線と
   の間に選択的に高電圧を作用させてフローティングゲー
   トに蓄積された電荷をソース線側に引き抜くようにした
   消去動作モードを備えてなることを特徴とする不揮発性
   半導体記憶装置。 ２、上記ソース線は、複数のブロックに分割されるもの
   であり、各ブロック毎に消去用の高電圧が供給されるも
   のであることを特徴とする特許請求の範囲第１項記載の
   不揮発性半導体記憶装置。 ３、上記ソース線はメモリアレイに対して共通化されて
   消去用の高電圧が供給され、上記ワード線は複数ブロッ
   クに分割されて、各ブロック毎に接地電位レベルにされ
   るものであることを特徴とする特許請求の範囲第１項記
   載の不揮発性半導体記憶装置。 ４、コントロールゲートとフローティングゲートとを備
   えた不揮発性半導体記憶素子がマトリックス配置されて
   なるメモリアレイを含み、消去すべき不揮発性記憶素子
   のコントロールゲートが結合されたワード線を接地電位
   として、上記不揮発性半導体記憶素子のソースが結合さ
   れるソース線の電位を低電圧から徐々に高電圧に上昇さ
   せるランプレートを持たせることにより、フローティン
   グゲートに蓄積された電荷をソース線側に引き抜くよう
   にした消去動作モードを備えてなることを特徴とする不
   揮発性半導体記憶装置。 ５、上記ソース線に供給されるランプレートを持つ高電
   圧は、周期的なパルス信号によりスイッチ制御されるス
   イッチ素子を介して比較的大きな容量比を持つ少なくと
   も２個のキャパシタ間で電荷を移送して徐々に立ち上が
   る制御電圧に基づいて形成されるものであることを特徴
   とする特許請求の範囲第４項記載の不揮発性半導体記憶
   装置。