JPH025470A - ソース線選択用トランジスタを備えるフローティングゲートｅｅｐｒｏｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は集積回路のメモリに関するものであり、さらに
詳細には、ＥＥＰＲＯＭ型のメモリ、すなわちプログラ
ム可能かつ電気的に消去可能な不揮発性メモリに関する
。

従来の技術 ＩＥＥＩＥ　Ｊｏｔ−＋ｒｎａｌ　ｏｆ　５ｏｌｉｄ−
３ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　第５Ｃ２２巻、第５号
、１９８７軍１０月に発表されたジー、サマキサ（Ｇ、
　Ｓａｍａｃｈｉｓａ）他の「二重ポリシリコン技術を
利用した１２８にフラッシュＥＥＰＲＯＭ　（八Ｆ１ａ
５ｈ　ＥＥＰＲＯＭ　Ｕｓ＋ｎｇ　Ｄｏｕｂｌｅ−Ｐｏ
ｌｙｓｉｌｉｃｏｎ　Ｔｅｃｈ−ｎｏｌｏｇｙ）　　Ｊ
という題名の論文には、メモリセルにフローティングゲ
ートトランジスタを備えるＥＥＰＲＯＭが記載されてい
る。そのメモリセルのプログラムは、いわゆる「ホット
・キャリア」効果、すなわちトランジスタのソースとド
レインの間に電位差を印加し、制御ゲートとソースの間
に電位差を印加することによりなされる。基板とフロー
ティングゲートの間に大きな電場が存在しているときに
ソースとドレインの間に電流が流れると電子がフローテ
ィングゲートに流れ込み、従ってメモリセルがいわゆる
「プログラムされた」状態になる。メモリセルの消去は
、制御ゲートとドレインの間に電位差を印加してトンネ
ル効果を起こすことにより実現される。この場合、大き
な電場が発生して電子がフローティングゲートからドレ
インの方向に放出される。

しかし、上ス己の論文には、消去、）際にフローティン
グゲートから放出される電子の量の制御に問題のあるこ
とが指摘されている。理想は、消去後にフローティング
ゲートに電荷がまったくなくなることである。しかし、
ゲートとドレインの間に印加される消去パルスの電圧又
は持続時間が十分でないと消去が不完全にしか行われず
、プログラムされたメモリセルと消去されたメモリセル
を区別できなくなる危険性がある。このようなわけで、
放出される電荷または消去後に残る電荷の量を正確かつ
効果的に制御できる可能性がない場合には、消去パルス
の電圧を太き（し、持続時間を長くしてフローティング
ゲートの電子が確実に放出されるようにする。

上記の論文には、このようにすると別の問題が生じるこ
とが指摘されている。実際、電子を放出しすぎると、フ
ローティングゲートが正に帯電する、すなわちプログラ
ムされたゲートに存在している余分な量よりも多い電荷
が放出される危険性がある。この危険性は、プログラム
されでいないトランジスタのゲートの消去操作を実行す
る場合により大きくなる。というのは、このゲートは最
初に負に帯電しておらず、しかもこのゲートには放電さ
せる方向の電圧を印加するからである。ところで、制御
ゲートに制御電圧が印加されていない場合には、フロー
ティングゲートが正に帯電するほどトランジスタの下に
流れる漏れ電流が大きくなる。複数のメモリセルからな
る１つの列の１つのトランジスタにプログラムしようと
するときには、このトランジスタの制御ゲートがそのソ
ースとドレインに対して正電位にされる。他のトランジ
スタのゲートはゼロ電位にとどまるため、プログラム中
はこれらトランジスタは導通しない。

しかし、これらトランジスタのうちのいくつかの漏れ電
流が例えばフローティングゲートの正電荷によって大き
くなりすぎると、プログラムしようとするトランジスタ
のドレインの電位が低下し、フローティングゲートへの
電荷注入の効率が悪くなる。この結果、このメモリセル
にはうまくプログラムされないことになる。

この問題点を解決するため、上記の論文は、各フローテ
ィングゲートトランジスタに、このフローティングゲー
トトランジスタの制御ゲートによって制御されるトラン
ジスタを直列に接続することを提案している。直列に接
続されるこのトランジスタはフローティングゲートトラ
ンジスタではない。漏れ電流は、チャネルに適当なドー
ピングを行うことにより小さな値に維持することができ
る（通常はエンハンスメント型トランジスタ）。

従って、このトランジスタは、こめトランジスタと直列
に接続されたフローティングゲートトランジスタから漏
れ電流が流れるのを、過度の消去によ−ってフローティ
ングゲートが正に帯電している場合であっても阻止する
１゜ 各メモリセルに設けたこの補助トランジスタによる面積
の増大を最小限に抑えうため、上記の論文は、この補助
トランジスタを単純にフローティングゲートトランジス
タの制御ゲートの一部で構成することを提案している。

、二の制御ゲートの一部分は、フローティ〕・′グゲー
トトランジスタのチャネルのフローティングゲートによ
って覆われていない部分を覆ろことになる。つまり、制
御ゲートは、フローティングゲートトランジスタの千ヤ
ネルに直列なチャネル領域のヒでフローティングゲート
を越えて延びている。

このためには、以下に説明するように、エツチング操作
を２回行って、〜方ではフローティングゲートについて
、他方では制御ゲートについて横方向のサイズを規定す
る。この二重エツチング法の欠点が何であるかをメモリ
の具体的な実施例に則して以下に指摘する。

第１図、第２図、第３図は、従来から提案されているメ
モリセルに基づいたメモリの構造を示す図である。第１
図は同一の列の隣接する２つのメモリセルの断面図（第
２図の線Ａ　−八による断面図）である。第２図はこの
メモリの一部を上から見た図であり、隣接した２つの行
と隣接した２つの列の交点の４つのメモリセルを示しで
いる。第３図は、第１図と第２図の構造の電気的等価回
路図である。

メモリは、例えばＰ型の半導体基板１０をもとにして構
成される。各メモリセルは、フローティングゲートと、
選択用トランジスタとを備えている１゜フローティング
ゲートトランジスタは、それぞれ１、行１と列１の交点
に位置するものがｒＧＦ１１で、行１と列２の交点に位
置するものがＴＧＦ１２で、行２と列１の交点に位置す
るものがＴＣ；Ｆ２１で、行２と列２の交点に位置する
ものがＴＧＦ２２で表されている。選択用トランジスタ
は、それぞれ、ＴＳｌｌ、ＴＳ１２、ＴＳ２１、ＴＳ２
２で表され、数字は７０−ティングゲートの数字と同じ
意味をもつ。

各フローティングゲートのドレイン（ＤＲＩＩ、ＤＲ１
２、ＤＲ２１、ＤＲ２２）は列導線に接続されたＮ型拡
散領域である。列導線は、列１に対してはＣ１で、列１
に対してはＣ２で表されている。

フローティングゲート　（ＧＦＩＩ、ＧＦ１２、ＧＦ２
１、ＧＦ２２）は長方形の多結晶シリコンであり、ドレ
イン領域に隣接したＰ型の半導体基板の一部の上に張り
出している。フローティングゲートトランジスタの制御
ゲートは多結晶シリコンのストリップ（行１に対しては
Ｌｌ、行２に対してはＬ２）からなり、列導線Ｃ１、Ｃ
２に対して直角に延びている。これらストリップは、対
応する行のトランジスタのフローティングゲートの上に
張り出しており、その結果、フローティングゲートトラ
ンジスタの制御ゲートを実際に形成している。

しかし、これらストリップは、Ｐ型基板のうちの、フロ
ーティングゲートに覆われておらず、このフローティン
グゲートに覆われた部分に隣接する部分の上にも延びて
おり、その結果、選択用トランジスタの制御ゲートも形
成している。

２本のス）　ＩＪツブＬ１とＬ２の間に位置する半導体
領域は、Ｎ型にドープされた拡散線ＳＣであり、２本の
ストリップＬ１とＬ２に接続されている選択用トランジ
スタのソースを形成している。

選択用トランジスタのソースは実際にはメモリ面の全ト
ランジスタに対するのと同じ電位（たとえこの電位が時
間変化しても）にされるはずである。

従って、ＥＰＲＯＭまたはＥＥＰＲＯＭからなる従来の
メモリ面では、Ｎ型の拡散線を間に挟んで隣り合う２本
のトランジスタ行を設けて、この拡散線を２つの行のト
ランジスタに対して同時にソース線として機能させるこ
とが非常に頻繁に行われている。このようにすると、１
つのトランジスタ行ごとにソース線を設ける必要がなく
なり、スペースが節約される。

同一の列の隣接する２つのトランジスタが１つのソース
を共有するのと同様に、各トランジスタは反対側に位置
するドレインを同じ列の隣接する別のトランジスタと共
有する。

第４図（第４図ａと第４図ｂ）は、幅が異なる２つのゲ
ートが重なり合うことに起因する問題点を示す図である
。

まず、ドレイン領域とソース線を取り囲むとともに隣接
する列の隣り合うトランジスタを分離する厚い酸化シリ
コン（図示せず）によって規定された活性領域を形成す
る。

以下の説明のため、次のことを仮定する。

１）同じレベルのゲートはサイズが精度よく制御される
が、その位置はセルフアラインメントなしでは正確でな
いことがある。この仮定は現実的である。

２）ゲートのドレインに隣接した側の縁部を一度の操作
で（フローティングゲートと制御ゲートをセルフアライ
ンメント状態にして）エツチングし、続いてドレインと
ソースのドーピングを行う（ゲートによりドレインとソ
ースはセルフアラインメントされる）。しかし、ゲート
のソース側の縁部は異なる２回の操作でエツチングされ
る。というのは、フローティングゲートのソース側の縁
部は第２の多結晶シリコン層を堆積させる前にエツチン
グする必要があるからである。これら２回のエツチング
は互いにセルフアラインメント状態になっていない。

第４図ａでは、フローティングゲートと制御ゲートが互
いに所望の位置で正確にセルフアラインメント状態にな
っていると仮定した。制御ゲートＬとＬ″のくそれぞれ
ソースｓｃ、ｓｃ’側の）縁部は、フローティングゲー
）（ＧＦまたはＧＦ’）のやはりソース側の縁部から所
望の距離り離れている。

ところで、フローティングゲートＧＦまたはＧＦ′の一
方の縁部は、第２の多結晶シリコン層を堆積させる前に
第１の多結晶シリコン層をエツチングすることにより規
定される。従って、この縁部は第２のレベルのエツチン
グの基準となる。これとは逆に、フローティングゲート
の他方の縁部（ドレインＤＲ側）は、重なり合った２つ
のゲートの他方の縁部がドレインＤＲ側でセルフアライ
ンメント状態となるよう、第２のレベルと同時にエツチ
ングされる。

連続した２回のエツチングの間でアラインメントのずれ
が生じる可能性がある。第４図すには、制御ゲート（す
なわちワード線りとＬ’）のアラインメント用マスクが
既にエツチングされたフローティングゲー）ＣＦとＣＦ
’　のパターンに対してわずかに左にずれている様子が
示されている。

発明が解決しようとする課題 この結果、第４図からはっきりとわかるように、ワード
線りの左端部がフローティングゲートＧＦの左端部から
（距離りではなく）距離Ｄ＋ｄ離れている。逆に、ワー
ド線Ｌ″の右端部はフローティングゲー）ＧＦ’　の右
端部から距離Ｄ−ｄの地点にある。第４図の隣接する２
つのメモリセルは理論的にはこれらメモリセルに共通す
るドレインＤＲに対して鏡面対称であるが、第４図すで
はもはや対称ではない。一方のメモリセルは、フローテ
ィングゲートトランジスタにしてはチャネルの長さが短
すぎ、制御用トランジスタにしてはチャネルの長さが長
すぎる。これとは逆に、他方のメモリセルは、フローテ
ィングゲートにしてはチャネルの長さが長すぎ、制御用
トランジスタにしてはチャネルの長さが短すぎる。

この結果、フローティングゲートのサイズと、選択用ト
ランジスタならびにフローティングゲートトランジスタ
のチャネルの長さが極めて不正確になる。特に、第４図
すの場合を考えると、フローティングゲートの理論サイ
ズを、フローティングゲートとして許容可能な最小サイ
ズ（例えば１ミクロン）にアラインメントの誤差（例え
ば０．７ミクロン）を加えた値にする必要がある。制御
ゲートがフローティングゲートに対して正確に位置決め
されている場合には、フローティングゲートのサイズを
例えば１〜１．２ミクロンにすることができる。２回エ
ツチングを行うため、アラインメントのずれがあっても
メモリセルが確実に動作するためにはサイズを約２ミク
ロンにするべきである。

さらに、フローティングゲートの公称サイズを大きくし
ても、幅の広いフローティングゲートトランジスタと幅
の狭い隣接したフローティングゲートトランジスタがあ
るために特性が分散するのを防ぐこ１！：はできない５
．このため、メモリセルのプログラミングの一様性が損
なわれる。

課題を解決するための手段 消去操作後に残るフローティングゲートの正電荷に特に
起因する漏れ電流を抑制するという懸案の問題点を解決
すると同時に、メモリセルの占めるスペースとメモリセ
ルの幾何学的形状の変動を小さくするために、本発明で
は、各メモリセルをフローティングゲートトランジスタ
で構成し、フローティングゲートをドレ・イン領域から
ソース領域まで延ばしく従って、基板の７０−ティング
ゲートで覆われていない領域の上を制御ゲートが延びる
ことによって形成される選択用トランジスタがなく）、
１つのトランジスタ行全体に対して単一の選択用トラン
ジスタを、このトランジスタ行に対応するソース線とメ
モリ面のフローティングゲートトラン・ノスタの全ソー
スの制御用導線の間に配置し、この選択用トランジスタ
は、制御ゲートが同じ行のフローティングゲートトラン
ジスタの制御ゲートに接続されているようにすることを
提案する。

すなわち、本発明によれば、複数のメモリセルが行と列
からなるネットワーク状に配列されておす、各メモリセ
ルは、ソースと、ドレインと、フローティングゲートと
、制御ゲートとを有する１つのフローティングゲートト
ランジスタを備え、同じ列のトランジスタのドレインは
同じピント線に接続され、同じ行のトランジスタの制御
ゲートは同じワード線に接続されている消去可能かつ電
気的に再プログラム可能な不揮発性メモリであって、同
じ行の各フローティングゲートトランジスタのソースは
、この１つの行全体に共通する選択用トランジスタのド
レインに接続されており、この選択用トランジスタは、
ソースがすべてのトランジスタ行に共通する導線に接続
され、ゲートが対応する行のトランジスタのワード線に
接続されていることを特徴とするメモリが提案される。

この共通導線は、一般にグラウンドに接続される。

同一のワード線に接続されたトランジスタのソースは、
基板に拡散された半導体線によって形成されており、こ
の半導体線が選択用トランジスタのドレイン領域も形成
していることが好ましい。

さらに、１つの行のフローティングゲートトランジスタ
の制御ゲートがワード線を構成する導電性ストリップか
らなる場合には、このス）　ＩＪツブが選択用トランジ
スタの制御ゲートにもなるようにすることが好ましい。

選択用トランジスタは、原則として行の端部に設置され
る。選択用トランジスタを各行の端部に１つ設置するこ
とも可能である。

特別な実施例では、拡散ソース線がフローティングゲー
トトランジスタのドレインよりも高濃度にドーピングさ
れているようにすることができる。

本発明の他の特徴ならびに利点は、添付の図面を参照し
た以下の説明によってさらによく理解できよう。

実施例 第５図は本発明の原理を示す図である。トランジスタの
各行がソース線を備えている。すなわち、行１に対して
はソース線Ｓ０１、行２に対してはソース線ＳＣ２であ
る。異なるトランジスタ行のソース線は相互には接続さ
れておらず、従来のように直接グラウンド電位にされる
ことがない。その代り、ソース線は、このソース線に対
応する各選択用トランジスタのドレインに接続されてい
る。

この選択用トランジスタは、ゲートが同じ行のフローテ
ィングゲートトランジスタの制御ゲートに接続されてお
り、ソースが導線ＳＣに接続されている。この導線ＳＣ
は、プログラム段階で必要な電位（原則として導線ＳＣ
の電位はグラウンド電位である）をフローティングゲー
トトランジスタのソースに伝える。

ソース線の選択用トランジスタは、行１に対してはＴＳ
ＬＩで表され、行２に対してはＴＳＬ２て表されている
。特定のメモリセル行に対応するソース線のみが、実際
にグラウンド電位にされる。

メモリセル行の指定は、実際にはフローティングゲート
トランジスタを導通させる電位をワード線（Ｌｌまたは
Ｌ２）に印加することにより実現される。この構成では
、この電位によってソース線の選択用トランジスタも導
通するようにされている。他のソース線の選択用トラン
ジスタは遮断されたままであり、選択されなかった行の
トランジスタの漏れ電流がソースに向かって流れるのを
阻止する。

第６図と第７図は、それぞれ、本発明で可能な実際の構
成のく第７図の線Ｂ−Ｂに沿った）断面図とこの構成を
上から見た図である。

ソース線ＳＣＩとＳＣ２は（Ｎチャネルトランジスタに
対しては）Ｎ゛型の拡散半導体線であり、ワード線Ｌ１
とＬ２に平行に延びている。これらソース線は、一方の
側が隣の行のソースと隔離するための厚い酸化シリコン
領域１４により規定され、他方の側がフローティングゲ
ートトランジスタのゲートの縁部によって規定されてい
る。

ドレイン（ＤＰＩＩ〜ＤＲ２２）は、従来と同様に、一
方では厚い酸化物により規定され、他方ではフローティ
ングゲートトランジスタのフローティングゲートによっ
て規定された長方形のＮ゛型拡散領域によって構成され
ている。

フローティングゲー）　　（ＧＦＩＩ、ＣＦ２１）は、
半導体基板とは絶縁された長方形の多結晶シリコン（第
ルベルの多結晶シリコン層）であり、トランジスタのド
レイン領域と対応するソース線の間のスペースを覆って
いる。

ワード線（ＬｌとＬ２）は、７０−ティングゲートトラ
ンジスタの制御ゲートを直接に構成する多結晶シリコン
（第２レベルの多結晶シリコン層）のストリップである
。ワード線は、薄い酸化シリコンによってフローティン
グゲートと分離されている。ワード線を構成するストリ
ップの幅はフローティングゲートの幅と正確に等しく、
この幅は１回のみのエツチングで規定されることが好ま
しい（フローティングゲートはストリップとして延びて
いるのではなく各トランジスタ位置に局在しているため
、その長さは以前に行った第ルベルのシリコン層のエツ
チングによって決まる）。

ソース領域とドレイン領域は、２つのゲートをエツチン
グした後にイオンの注入と拡散を行うことによってすべ
て決定される。このため、ゲートは縁部が互いにセルフ
アラインメント状態になるだけでなく、ソース領域とド
レイン領域もこれらゲート（と厚い酸化物領域と）に対
してセルフアラインメント状態になる。

ビット線Ｃ１、Ｃ２は、金属導線（例えばアルミニウム
）であり、ワード線に対して横断方向にストリップとな
って延びるとともに、多結晶シリコンと半導体基板から
これらビット線を分離する絶縁層を貫通してこのワード
線に対応するトランジスタのドレイン領域に正しく接触
していることが好ましい。

ソース線ＳＣＩ、ＳＣ２はドレイン領域よりも高濃度に
ドーピング（リン＋ヒ素の二重ドーピング）して、ダイ
オードのブレイクダウンなく消去電圧（１６〜２０Ｖ）
を維持できるようにする。

選択用トランジスタの位置ではワード線の下にフローテ
ィングゲートがない。ワード線は薄い酸化物層によって
しか基板と隔離されていないため、このワード線は選択
用トランジスタの導通制御に使用することができる。

選択用トランジスタは通常はエンハンスメント型トラン
ジスタである。すなわち、ゲート−ソース間の電圧がゼ
ロのときは導通しない。

選択用トランジスタのチャネルの幅は、特にプログラム
中に電圧が過度に低下しないよう十分に大きい。

最後に、この選択用トランジスタはフローティングゲー
トトランジスタと同時に形成される。この選択用トラン
ジスタのソースとドレインはワード線Ｌ１に対してセル
フアラインメント状態になっている。また、この選択用
トランジスタのソースとドレインは、このソースとドレ
インをこの構成の他のソース領域とドレイン領域から隔
離する厚い酸化物によって規定されている。

第７図かられかるように、各トランジスタはドレインを
同じ列の隣接したトランジスタと共有することが好まし
い。このことは２．フローティングゲートトランジスタ
に対しても選択用トランジスタに対してもあてはまる。

【図面の簡単な説明】

第１図〜第３図は、従来のメモリの構造を示す図である
。 第４図は、第１と第２の多結晶ンリコン層をエツチング
する際のアラインメントのずれが７０−ティングゲート
トランジスタの幅に及ぼす影響を示す図である。 第５図は、本発明と第１図〜第３図の構造の間の原理の
違いを示す電気回路図である。 第６図は、本発明の一実施例の構造の第７図の線Ｂ−Ｂ
に沿−った鉛直断面図である。 第７図は、本発明のメモリ面の可能な構成を上から見た
第２図と同様の図である。 （主な参照番号） １０・・基板、　　　１４・・酸化シリコン領域、Ｃ１
、Ｃ２・・ピント線（列導線）、 ＤＲ，ＤＲＩＩ、ＤＲ１２、Ｄ　Ｒ２１、ＤＲ２２・・
ドレイン、 ＧＦＳＧＦ’、ＧＦＩＩ、ＧＦ１２、ＧＦ２１．　ＧＦ
２２・・フローティングゲート、 Ｌ、　Ｌ’・・制御ゲート（ワード線）、Ｌｌ、Ｌ２・
・ワード線、 ｓｃ、ｓｃ’、ｓｃｌ、ＳＣ２・−ソーＸ線、ＴＳｌｌ
、ＴＳ１２、ＴＳ２１、ＴＳ２２、ＴＳＬＩ、ＴＳＬ２
・・選択用トランジスタ、

Claims (4)

【特許請求の範囲】
1. （１）複数のメモリセルが行と列からなるネットワーク
   状に配列されており、各メモリセルは、ソースと、ドレ
   インと、フローティングゲートと、制御ゲートとを有す
   る１つのフローティングゲートトランジスタを備え、同
   じ列のトランジスタのドレインは同じビット線に接続さ
   れ、同じ行のトランジスタの制御ゲートは同じワード線
   に接続されている消去可能かつ電気的に再プログラム可
   能な不揮発性メモリであって、同じ行の各フローティン
   グゲートトランジスタのソースは、この１つの行全体に
   共通する選択用トランジスタのドレインに接続されてお
   り、この選択用トランジスタは、ソースがすべてのトラ
   ンジスタ行に共通する導線に接続され、ゲートが対応す
   る行のトランジスタのワード線に接続されていることを
   特徴とするメモリ。
2. （２）同じ行のフローティングゲートトランジスタのソ
   ースが拡散による半導体線によって形成されており、こ
   のソースが上記選択用トランジスタのドレインを同時に
   形成していることを特徴とする請求項１に記載のメモリ
   。
3. （３）同じ行のフローティングゲートトランジスタのフ
   ローティングゲートが導電性ストリップで形成されてお
   り、この行に対応する選択用トランジスタのゲートは同
   じストリップの延長部からなることを特徴とする請求項
   ２に記載のメモリ。
4. （４）上記フローティングゲートトランジスタのソース
   が該フローティングゲートトランジスタのドレインより
   も高濃度にドープされていることを特徴とする請求項１
   〜３のいずれか１項に記載のメモリ。