JPH02236177A - 素子特性測定装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体及びその他の素子の種々の特性を測定
する素子特性測定装置に関する。

［従来技術］ トランジスタ及びサイリスタ等の半導体素子並びにその
他の電子素子及び光半導体素子等の種々の特性を測定す
る装置として、所謂カーブトレーサがある。尚、本明細
書において、素子という用語は、独立した素子単体のみ
でなく、種々の回路を含む集積回路及び回路基板等も含
むものと解されたい。第６図は、従来のカーブトレーサ
の基本ブロック図である。測定回路１００は、ＣＰＵ（
中央処理装置）１０２の制御により、ＤＵＴ（被測定素
子）１０４に試験信号を供給し、例えば、ＤＵＴ　１　
０　４の電圧一電流特性を表すＸ信号及びＹ信号を発生
する。尚、ＣＰＵ１０２は、ＲＯＭ（リード・オンリ・
メモリ）１０３内のプログラムに従って動作し、装置全
体を制御する。ＤＵＴ１０４が例えば図示したように接
続されたトランジスタの場合、このトランジスタのベー
スに可変ステップ数（例えば、１〜１０）の階段波信号
を供給し、各ステップ毎のコレクタ・エミッタ間電圧Ｖ
ｃｅ−コレクタ電流Ｉｃ特性を測定することも出来る。

ＤＵＴ　１　０　４の電圧一電流特性を測定する場合、
測定回路１００の出力信号Ｘ及びＹは、夫々電圧及び電
流に対応するアナログ電圧信号である。これら出力信号
Ｘ及びＹを、ＡＤＣ（アナログ・デジタル変換器）１０
６がサンプリング・クロックｆｓに応じてデジタル信号
に変換する。サンプリング・クロックｆｓを発生する制
御回路１０８は、ＤＵＴ　１　０　４に供給する階段波
信号の可変ステップ数に応じてサンプリング・クロック
ｆｓの周波数を調整し、設定された可変ステップ数の測
定が総て完了する１測定サイクル中に、ＡＤＣ１０６が
出力するデジタル信号の数を一定にすることが出来る。

尚、可変ステップ数の設定は、操作パネル１１０により
オペレータが行う。ＡＤＣ１０６からのＸ及びＹデジタ
ル信号は、メモリ１１２に記憶される。次に、メモリ１
１２から読み出されたＸ及びＹのデジタル・データに基
づいて、表示制御回路１１４は、Ｘデータを水平軸、Ｙ
データを垂直軸とする陰極線管の如き表示装置１１６上
にＤＵＴ　１　０　４の電圧一電流特性をＸＹ表示する
。このためには、表示制御回路１１４は、Ｘデータ及び
Ｙデータをデジタル・アナログ変換するか、又はビット
・マップ・メモリにＸ及びＹデータを記憶してラスク走
査しても良い。

更に、必要に応じて、表示装置１１６上に表示された特
性波形を表すデータをインタフェース回路１１８を介し
てプリンタの如き外部装置１２０に送り、ハードコピー
を取ることも出来る。

第７Ａ図〜第７Ｄ図は、第６図の従来の素子特性測定装
置に於ける表示例を表している。第７Ａ図及び第７Ｂ図
の特性曲綿は、Ｓ　Ｓ　Ｓ　（ＳｉｌｉｃｏｎＳｙｍｍ
ｅｔｒｉｃａｌ　Ｓｗｉｔｃｈ）の如き双方向性サイリ
スクの電圧一電流特性を表し、第７Ｃ図及び第７Ｄ図は
、トランジスタのＶｃｅ−ＩＣ特性を複数ステップ数の
ベース・バイアスについて表している。表示装置１１６
のスクリーン上には、ＤＵＴ１０４の特性曲線だけでな
く、オペレータが操作パネル上で設定した所望の領域（
ウインドウ領域）を表す矩形カーソルも表示出来る。こ
の矩形カーソルで囲まれた領域の特性曲線を第７Ｂ図及
び第７Ｄ図のように、スクリーン全体に拡大表示するこ
とも出来る。また、各サンプル点を表示する際に、直線
補間等の技術により表示点を繋ぐことも出来る。

［発明が解決しようとする課題］ 第７Ａ図のような、スイッチ素子の特性曲線では、オフ
及びオン特性を夫々表している曲線ＡＢ及び曲線ＣＤは
、変化速度が緩やかであるが、曲線ＢＣ（破線）の如き
遷移部分の変化は急峻で、十分な数のサンプル点を取り
込んで表示することが出来ない。よって、第７Ｂ図のよ
うにカーソル内を拡大表示したとき、表示サンプル点が
少な《、正確な測定が出来なかった。更に、矩形カーソ
ルの領域外のデータは、総てオーバフロー・データとな
り、スクリーンの周辺部分に明るく圧縮されたオーバフ
ロー表示が現れ、測定の邪魔になるという問題があった
。また、第７Ｃ図では、トランジスタのベースに供給さ
れる階段波のステップ数が多い為に、そのステップ数に
応じて１画面上に多くの曲線が表示されている。しかし
、スクリーン上に表示可能なサンプル点の数が、例えば
１０２４ポイントの如《限られているので、多くのステ
ップ数に対応する多《の特性曲線を表示する場合には、
サンプル点の表示間隔が比較的長くなり、第７Ｄ図のよ
うに拡大すると、表示されたサンプル点の不足により正
確な測定が出来ない上に、目障りなオーバフロー表示も
現れる。また、サンプリング周波数を高くして、記憶容
量も増加すれば、多数のサンプル点が得られるが、これ
は技術的にも難しく、コストも高くなる。更に、第７Ｂ
図及び第７Ｄ図のような拡大表示を、プリンタやブロッ
タ等によりハードコピーしたい場合、オーバフロー・デ
ータの部分はスクリーン上の表示と同様に周辺部分に圧
縮されて記録されて目障りである。

従って、本発明の目的は、サンプリング周波数を高くす
ることなく、ウインドウ領域内の特性曲線を表す測定点
を十分に高い密度で表示し、且っオーバフロー表示を生
じない素子特性測定装置を提供することである。

［課題を解決する為の手段］ 本発明の素子特性測定装置では、オペレータがウインド
ウ設定手段により、表示装置のスクリーン上の表示領域
の一部をウィンドウ領域として設定する。測定回路が出
力した第１（ｘ）及び第２（Ｙ）アナログ信号の値又は
これらに夫々対応する第１及び第２デジタル信号の値が
上記ウインドウ領域の範囲内か否かをウインドウ検知手
段が検知する。上記測定回路の繰り返し測定の各サイク
ル毎に、サンプリング・クロックの位相を変化させ、上
記ウインドウ検知手段の出力に応じて上記第１及び第２
デジタル信号を記憶手段に記憶するように制御手段が制
御する。

［作用コ 本発明によれば、ウインドウ領域内に対応するデータの
みが記憶手段に記憶されるので、オーバフロー・データ
は生じない。更に、各繰り返し測定サイクル毎にサンプ
リング・クロックの位相を変化させてデジタル・データ
を取り込むので、サンプリング・クロックの周波数を高
くする必要がなく、記憶手段に最終的に記憶されるウィ
ンドウ領域内のデータ数を十分に多くすることが可能と
なり、その結果、十分な数の表示サンプル点を十分な密
度でＸＹ表示することにより、測定精度を大幅に向上し
得る。

［実施例コ 第１図は、本発明に係る素子特性測定装置のブロック図
である。測定回路１０は、ＣＰＵ１２の制御に従ってＤ
ＵＴ１４に試験信号（例えば正弦波信号又は正弦波の２
乗信号等）を繰り返し供給し、ＤＵＴ１４の特性を表す
異なる２つのパラメータに夫々対応するアナログ出カ信
号Ｘ及びＹを発生する。例えば、ＤＵＴ１４がトランジ
スタの場合、これらアナログ出力信号Ｘ及びＹは、エミ
ッ夕・コレクタ間電圧ＶＣｅｓ及びコレクタ電流Ｉｃに
夫々対応するアナログ電圧でも良いし、ＤＵＴ１４が光
半導体素子の場合には、光の波長及び強度に夫々対応す
るアナログ電圧でも良い。ＣＰＵ１２は、ＲＯＭ１５内
のプログラムに従って装置全体の制御を行う。オペレー
タは、操作パネル１６により、種々の測定モードを選択
したり、矩形カーソルの位置及び範囲を調整してウィン
ドウ領域を設定したり出来る。ウィンドウ領域の設定情
報はＤＡＣ　（デジタル・アナログ変喉器）１８により
ウインドウ領域のＸ及びＹの境界を表すアナログ信号Ｘ
Ｗ及びＹＷとなる。尚、これら境界信号ＸＷ及びＹＷは
、夫々上限及び下限の２つの成分から成る。測定回路１
ｏの出力信号Ｘ及びＹと、ＤＡＣ１８の出力信号ｘｗ及
びＹｗとがウィンドウ検知回路２０に供給される。ウィ
ンドウ検知回路２０は、Ｘ及びＹが夫々ｘｗ及びＹｗの
範囲内か否かを検知し、その検知結集の論理積（Ａ　Ｎ
　Ｄ）を取る。従って、測定回路の出カ信号Ｘ及びＹの
値で決まるＸＹ座標がウィンドウ領域内に存在するとき
のみウインドウ検知回路の出力信号Ｗは「高」となる。

ウインドウ検知回路２０の出力信号Ｗは、制御回路２２
に供給される。測定回路１０の出力信号Ｘ及びＹは、Ａ
ＤＣ　（アナログ・デジタル変換回路）２４にも供給さ
れる。制御回路２２は、ウインドウ検知回路２０の出力
信号Ｗが「高」となり、測定回路１０の出力信号Ｘ及び
Ｙの値がウインドウ領域内にあるときのみサンプリング
・クロックｆｓをＡＤＣ２４に供給する。尚、このサン
プリング・クロックｆｓは、測定回路１０がＤＵＴ１４
に繰り返し印加する試験信号に同期している。後述する
よう・に、本発−明ではＤＵＴ１４に繰り返し供給する
各測定サイクルの試験信号の位相に対してサンプリング
・クロックｆｓの位相を所定の順序で変化させる。この
サンプリング・クロックｆｓに応じて、ＡＤＣ２４は測
定回路１０から供給されたＸ及びＹ信号をデジタル信号
に変換し、メモリ２６に順次記憶させる。測定回路１０
の１測定サイクル期間中は、サンプリング・クロックｆ
ｓの位相は変化しないが、次の測定サイクルで再び測定
回路１０の出力信号Ｘ及びＹをサンプリングする際には
、サンプリング・クロックｆｓの位相が制御回路２２に
よって変化させられる。複数の測定サイクルが実行され
た後、メモリ２６内のデータが表示制御回路２８に送ら
れ、そのデータに基づいて陰極線管の如き表示装置のス
クリーン上にＤＵＴ１４の特性曲線が表示される。また
、表示装置に表示された特性曲線のハード・コピーが欲
しいときには、その表示情報がインタフェース回路３２
を介してプリンタの如き外部装置３４に送られる。

本発明において特徴的なのは、サンプリング・クロック
ｆｓの周波数は従来と変わらないが、サンプリング・ク
ロックｆｓの位相を制御回路２２が周期的に変化させる
ことである。この位相の変化は、測定回路１０が繰り返
し行う各測定サイクル毎に実行される。従って、繰り返
し測定される複数の測定サイクルにわたる動作を等価時
間的に比較すると、ウィンドウ領域内のＸ及びＹ信号が
サンプリングされる時点は各測定サイクル毎に変化する
ので、複数の測定サイクルが終了したときにメモリに記
憶されるサンプル・データの数を多《することが出来る
。尚、サンプリング・クロックｆｓの位相の変化量を各
測定サイクル毎に所定の順序で選択することにより、取
り込まれるサンプル点の分布状態を略均一にすることが
出来る。

このように、サンプリング周波数を高くすることなく、
ウインドウ領域内のＸＹ表示される曲線のサンプル点の
密度を十分高《且つ一様に分布させることが出来る。そ
の上、ウインドウ領域以外のデータをメモリに取り込ま
ないので、従来のオーバフロー表示も生じない。

第２図は、第１図の制御回路２２の好適な実施例の構成
を示すブロック図である。ＰＬＬ　（位相口ックループ
）発振回路３６は、基準信号源（図示せず）から商用交
流電源電圧に周波数及び位相が一致した入力信号ｆ（例
えば、５０Ｈｚ）を受け、ＣＰＵ１２からの制御に応じ
て、この入力信号ｆに同期し、且つ周波数が整数倍の信
号を発生する。このＰＬＬ発振回路３６の出力信号は２
っで、第１出力信号ｆｒの周波数は例えば入力信号ｆの
１０２４倍であり、このｆｒが基準サンプリング・クロ
ックになる。ＰＬＬ発振回路３６の第２出力信号Ｎｆｒ
の周波数は第１出力信号ｆｒのＮ倍（Ｎは整数）で、こ
の整数Ｎの値は、オペレータが操作パネル１６（第１図
）から選択可能である。尚、入力信号ｆは、測定回路１
０がＤＵＴＩ４に供給する試験信号に同期しているので
、ＰＬＬ発振回路３６の２つの出力信号ｆｒ及びＮｆｒ
も上記試験信号に同期している。制御パネル１６からの
選択信号に応じて、ＣＰＵ１２は制御信号をＰＬＬ発振
回路３６に送り整数Ｎの値を設定する。

この実施例では、Ｎ＝６４（例えば、Ｎｆｒの周波数＝
３．２７６８ＭＨｚ）と設定した場合を説明するが、Ｎ
の値は他の値を選択しても良い。ＰＬＬ発振回路３６の
第１出力信号ｆｒは、フリップ・フロップ３８のクロッ
ク入力端子に供給される。ＰＬＬ発振回路３６の第２出
力信号Ｎｆｒは遅延時間調整用の緩衝増幅器３９を介し
てカウンタ４０の計数端子に供給される。フリップ・フ
ロップ３８のＱ出力端はカウンタ４０のクリア端子ＣＬ
Ｒに接続されている。カウンタ４０の計数値データはデ
ジタル比較器４２のＡ入力端に供給される。

デジタル比較器４２の他方の入力端Ｂには、位相パター
ンＲＡＭ　（ランダム・アクセス・メモリ）４４から位
相調整用の数値データが供給される。

デジタル比較器４２の出力信号ｆａｂは、２つの入力端
Ａ及びＢに供給されるデータが等しくなった時、「低」
状態になる。位相パターンＲＡＭ４４に記憶されている
位相シフト・パターンのデータはＣＰＵ１２から供給さ
れる。位相パターンＲＡＭ４４のアドレス指定は、ＣＰ
Ｕ１２からの測定サイクル信号に応じてアドレス・カウ
ンタ４６が行う。尚、このアドレス・カウンタ４６は、
第１測定サイクル（サイクル１）の開始時点にＣＰＵ１
２から測定開始信号を受け、リセットされる。

デジタル比較器４２の出力端はオア・ゲート４８の第１
人力端に接続されている。第１図のウィンドウ検知回路
２０の出力信号は反転器５ｏを介してオア・ゲート４８
の第２人力端に供給される。

オア・ゲート４８の出力信号ｆｓは、サンプリング・ク
ロックとして第１図のＡＤＣ２４に供給される。デジタ
ル比較器４２の出力信号は、他のオア・ゲート５２の第
１人力端にも供給される。このオア・ゲート５２の第２
人力端にはＰＬＬ発振回路３６の第２出力信号Ｎｆｒが
供給される。オア・ゲート５２の出力端はフリップ・フ
ロップ３８のリセット端Ｒに接続されている。

第３図は、第２図の位相パターンＲＡＭ４４にＣＰＴＪ
１２から転送され記憶される位相シフト・パターン・デ
ータの一例を示している。この例では、１、３２、１６
、４８、８、４０，２４及び５６の８つの数値による位
相シフト・パターンがＲＡＭ４４に記憶される。ＣＰＵ
１２は、先ず、第１図の測定回路１０による測定の開始
時点で測定開始信号をアドレス・カウンタ４６に送り、
カウンタ４６をリセットする。その後、ＣＰＵ１２は、
繰り返し行われる測定サイクルの終了毎に測定サイクル
信号をアドレス・カウンタ４６に送る。

従って、測定開始後、ＲＡＭ４４内の位相シフト・パタ
ーンの８つの数値は、１、３２、１６、・・の順序で各
測定サイクル毎に順次アドレス指定サれ、８つの数値が
総てアドレス指定され、８つの測定サイクルが終了する
と測定が完了する。

ここに示した位相シ．フト・パターンは、Ｎ＝６４（Ｎ
ｆｒの周波数がｆｒの６４倍）で、測定サイクルの数を
８（サンプル点の数を８倍）に設定した場合に好適な一
例であって、後述するように、基準サンプリング・クロ
ックｆｒのＮ（６４）倍の周波数Ｎｆｒを計数し、その
計数値をＲＡＭ４４の順次アドレス指定される数値と比
較して、両者が一致するとサンプリング・クロックｆｓ
を発生する。アドレス指定される位相シフト・パターン
の数値は、各測定サイクル毎に変化するので、複数１７
）測定ｔイクルの終了後、第１図のメモリ２６に記憶さ
れるサンプル点のデータの密度及び分布状態は、位相シ
フト・パターンによって決まる。

従って、より多くのサンプル点を表示したければ、更に
高い密度の位相シフト・パターン（最大でＮ個の数値ま
でのパターン）を用いても良いし、設定されたＮの値及
び所望のサンプル点密度に応じて他のパターンを用いて
も良い。また、位相シフト・パターンの数値の順序を適
宜設定することにより、順次取り込まれる点の分布状態
を迅速に略均一な状態にすることが可能である。

第４Ａ図及び第４Ｂ図は、第２図の制御回路の動作を説
明する為の波形図である。以下、第２図、第４Ａ図、及
び第４Ｂ図を参照して説明する。上述のように、ＰＬＬ
発振回路３６は、基準サンプリング・クロックｆｒ及び
それに同期し、周波数がＮ倍の信号Ｎｆｒを発生する。

基準サンプリング・クロックｆｒと信号Ｎｆｒ（Ｎ＝６
４の場合）の関係は、第４Ｂ図の通りである。第２図の
フリップ・フロップ３８は、電源投入時、Ｑ出力が「低
」状態に設定されているので、カウンタ４０はクリナ状
態である。その後、ｆｒの立ち上がりに応じてフリップ
・フロップ３８がＱ出力を「高」状態に変化させると、
カウンタ４０はイネーブルされてＮｆｒの計数動作を開
始する。第４Ｂ図のｆｒ及びＮｆｒの２つの信号に関し
て、カウンタ４０の８つの計数値の対応位置を矢印で示
している。これら８つの計数値は、第３図に示した位相
シフト・パターンの数値に夫々対応している。カウンタ
４０の出力する計数値は、デジタル比較器４２によって
、位相パターンＲＡＭ４４の出力値と比較される。これ
ら両入力値が一致したとき、デジタル比較器４２の出力
ｆａｂは、「低」状態になる。

ここで、ｆａｂ及びＮｆｒはオア・ゲート５２にも入力
しているので、両入力が「低」になったときのみ、オア
・ゲート５２の出力は「低」になる。

オア・ゲート５２の出力が「低」になると、フリップ・
フロップ３８はリセットされ、そのＱ出力が「低」とな
るので、カウンタ４０の計数出力値はクリアされる。そ
の結，果、デジタル比較器のＡ入力がＯにクリアされる
ので、デジタル比較器の出力ｆａｂも「高」状態に復帰
する。

ウインドウ信号Ｗは、反転器５０を介してオア・ゲート
４８に入力しているので、ウィンドウ信号Ｗが「高」　
（即ち、第１図の測定回路１０の出力Ｘ及びＹの値がウ
インドウ領域内にある場合）で、且つｆａｂが「低」の
とき（即ち、オア・ゲート４８の両入力が「低」のとき
）のみ、オア・ゲート４８の出力信号（即ち、サンプリ
ング・クロック）ｆｓは「低」状態になる。よって、ｆ
ａｂが「高」に戻れば、ｆｓも「高」に戻るし、ウイン
ドウ信号Ｗが「低」のときにもｆｓは「高」に維持され
ている。従って、サンプリング・クロックｆＳは、第１
図の測定回路１０のアナログ出力信号Ｘ及びＹの値が設
定されたウインドウ領域内にあるときのみ、ＡＤＣ２４
に送られ、ｆｓの立ち下がり遷移に応じてアナログ信号
Ｘ及びＹがデジタイズ（デジタル変換）される。尚、第
２図においてオア・ゲート５２を設けている理由は、第
１人力のｆａｂが「低」状態になっても、すぐにフリッ
プ・フロップ３８がリセットされないようにし、オア・
ゲート５２の第２人力であるＮｆｒが「低」になってか
らフリップ・フロップ３８をリセットすることにより、
サンプリング・クロックｆｓのパルス幅を所定値以上に
保持する為である。

第４Ａ図のサイクル１（測定回路１０の第１測定サイク
ルに対応）は、測定開始後の最初の測定サイクルであり
、第２図の位相パターンＲＡＭ４４内の数値１がアドレ
ス指定され、その結果、カウンタ４０の計数値が１にな
った時点でｆａｂが「低」状態になった場合を示してい
る。即ち、カウンタ４０は、基準サンプリング・クロッ
クｆｒの立ち上がり時点でイネーブルされて計数を開始
し、その直後に計数値が１になると、２つの入力が一致
するのでデジタル比較器４２の出力ｆ　ａｂが「低」状
態になる。その後、Ｎｆｒも「低」状態になるとフリッ
プ・フロップ３８がリセットされ、カウンタ４０がクリ
アされるので、ｔａｂも「高」状態に戻る。このように
、ｆｒの立ち上がり時点毎にカウンタ４０はイネーブル
されて計数を開始し、カウンタ４０の計数値と位相パタ
ーンＲＡＭ４４の出力値が一致するとｆａｂが「低」と
なり、Ｎｆｒが「低」になった後にｆａｂは「高」に復
帰する。この結果、第４Ａ図のサイクル１の期間中、ｆ
ａｂは、ｆｒの立ち上がり時点に略一致した（位相差が
略Ｏの）パルス列を形成する。ウィンドウ信号Ｗが「高
」状態の期間は、第１図の測定回路１０の出力信号Ｘ及
びＹの値が、オペレータにより設定されたウインドウ領
域内にあることを示している。よって、上述のように、
そのウインドウ期間中のみサンプリング・クロックｆｓ
が出力され、第１図のＡＤＣ２．４により、測定値Ｘ及
びＹがデジタイズされる。

次の第２測定サイクルの動作は、第４Ａ図のサイクル２
に示されている。ここで、第４Ａ図において、サイクル
１〜サイクル８まで（サイクル４〜サイクル７は省略）
が、並べてあるが、これらの測定サイクルは同時に（即
ち、同じ時間軸上で）動作しているのではないことに留
意奈れたい。この実施例では、８回の測定サイクルが順
次繰り返され、各測定サイクルの動作を等価時間的に１
つのタイミング波形図として便宜的に示している。

さて、サイクル２では、第２図の位相パターンＲＡＭ４
４で、数値３２が指定されるので、ｆｒの立ち上がり後
、カウンタ４０の計数値が３２に達した時点でｆａｂは
「低」状態になる。その結果、ｆａｂは、ｆｒと約１／
２周期（３　２／６　４）だけ位相がずれたパルス列を
形成する。次のサイクル３では、位相パターンＲＡＭ４
４で数値１６が指定されるので、ｆａｂは、ｆｒと約１
／４周期（１６／６４）だけ位相がずれたパルス列を形
成する。

以下、サイクル４〜８が順次実行され、位相パターンＲ
ＡＭ４４内の数値は、順に４８、８、４０、２４、及び
５６がアドレス指定される。従って、これらの第４〜第
８測定サイクルのｆａｂは、ｆｒの周期に対し、位相が
約３／４、１／８、５／８、３／８、７／８だけ夫々ず
れたパルス列を順次形成する。以上のサイクル１〜８ま
での８回の測定サイクルが完了した時、第１図のメモリ
２６に記憶される総サンプル点は、第４Ａ図の最下段に
示したドットに対応している。

上述の実施例では、位相パターンＲＡＭ４４に記憶させ
た位相シフト・パターンが８つの数値から成るので、８
つの測定サイクルで全サイクルが完了したが、位相シフ
ト・パターンの数値を例えば、異なる６４個（Ｎ＝６４
の場合の最大の数）マテ増加すれば、６４個の測定サイ
クルが順次実行される。この場合、全測定サイクルが完
了すれば、従来に比較してサンプル点の密度は６４倍に
なるが、ウインドウ領域に表示される曲線が多いときに
は、全測定サイクルの完了以前にメモリ内のデータが一
杯になるかも知れない。しかし、その場合でも、位相シ
フト・パターンの数値の順序を適宜定めることにより、
迅速にサンプル点の分布を略均一にすることが出来る。

例えば、上述の例のように測定サイクルの数が８である
場合、第４Ｃ図に示すように、第１〜第８の各測定サイ
クルにおいて、サンプリング・クロックｆｓの位相変化
量を基準サンプリング・クロックｆｒの周期を単位とし
て、順に約Ｏ、１／２、１／４、３／４、１／８、５／
８、３／８、７／８の如く、取り込み済みサンプル点間
の中央の点を最も迅速にサンプル点が略均一になるよう
に、順次取り込むように設定した。ここで、第４Ｃ図の
基準サンプリング・クロックｆｒは、８つの測定サイク
ル期間にわたる等価時間的な１周期を示しており、取り
込みサイクルの数値がサイクル１〜８で夫々取り込まれ
る点の順序を示している。このような位相シフト・パタ
ーンを設定することにより、最も迅速に略均一な分布の
サンプル点を取り込めることが理解出来よう。従って、
Ｎ＝６４のように測定サイクル数を増加しても、上述の
ような位相シフト・パターンを設定することにより、全
測定サイクルが完了しな《ても略均一な分布のサンプル
点のデータを迅速に取り込むことが出来る。従って、メ
モリの容量及びＤＵＴに供給するステップ信号のステッ
プ数を特に考慮することなく、容易に且つ迅速に略一様
な分布のサンプル・データ列が得られる。この結果、実
用上は必ずしもメモリ容量が満たされるまで取り込む必
要はなく、測定サイクル数が多いときには、必ずしも総
ての測定サイクルを完了する必要もない。

また、取り込まれるサンプル点の分布は位相シフト・パ
ターンにより決まるので、所望により他のパターンでも
良い。十分に多くのサンプル点が得られるならば、ラン
ダム・パターンを用いても略均一な分布のデータ列が得
られる。

第１図に戻り、ＡＤＣ２４から送られたデータはランダ
ム・アクセス型のメモリ２６に順次記憶される。これら
の記憶データは、表示装置３０に表示すべき順序に並ん
でいないので、ＣＰＵ　１　２がこれらのデータを適正
の順序に並べ換える。尚、これらのデータを適正に並べ
換え、隣合う点を補間技術により繋ぐ為に、各データに
は、測定サイクルを区別するビット、ＤＵＴに供給され
るステップ信号のステップ数の情報ビット、ＤＵＴに供
給される試験信号の立ち上がり／立ち下がり部分に対応
する情報ビット等が割り当てられている。これらの識別
ビットに基づいてＣＰＵ１２が並べ換えたデータに従っ
て、従来と同様の手順で表示装置３０にＤＵＴの特性曲
線が表示される。

第５Ａ図及び第５Ｂ図は、本発明により得られた表示例
を示している。第５Ａ図は、従来例の第７Ｂ図に対応し
、第５Ｂ図は、従来例の第７Ｄ図に対応している。第５
Ａ図及び第５Ｂ図では、従来例と比較して遥かに高密度
にサンプル点が表示されていることが一目瞭然である。

これら表示点は、総て複数の測定サイクルに亘り得られ
た実測値であり、極めて高密度に十分なサンプル点を表
示し得るので、補間技術に起因する誤差の発生も低減し
得る。更に、従来例のように、目障りなオーバフロー表
示も生じない。

以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱することなく必要に応じて種々の変
形及び変更を実施し得ることは当業者には明らかである
。例えば、本願の実施例では、測定回路のアナログ出力
信号Ｘ及びＹの値が、設定されたウインドウ領域内か否
かに応じてサンプリング・クロックｆｓを出力して、所
望のデジタル・データを得たが、測定回路のアナログ出
力信号を順次デジタル信号に変換し、得られたデジタル
信号の中のウィンドウ領域内に相当するデータのみをメ
モリに記憶するように構成しても良い。即ち、ウィンド
ウ信号ＷによりＡＤＣ２４の出力データを直接ゲート制
御する方法、及びウインドウ信号Ｗによりメモリ２６を
イネーブルする方法等が考えられる。

［発明の効果］ 本発明の素子特性測定装置によれば、任意に設定したウ
インドウ領域内に対応するデータのみが記憶手段に記憶
されるので、オーバフロー・データは生じない。更に、
各繰り返し測定サイクル毎にサンプリング・クロックの
位相を変化させてデジタル・データを取り込むので、サ
ンプリング・クロックの周波数を高くすることなく、記
憶手段に最終的に記憶されるウインドウ領域内のデータ
数を十分に多くすることが可能となる。この結果、所望
のウインドウ領域内の特性曲線を十分な密度のサンプル
点で容易にＸＹ表示することが可能となり、測定精度を
大幅に向上し得る。

【図面の簡単な説明】

第１図は、本発明による一実施例のブロック図、第２図
は、第１図の制御回路の好適実施例のブロック図、第３
図は、第２図の位相パターンＲＡＭに記憶される好適な
数値パターンの一例を示す図、第４Ａ図、第４Ｂ図及び
第４Ｃ図は、第２図の回路の動作を説明する為の波形図
、第５Ａ図及び第５Ｂ図は、本発明の装置により得られ
る表示例を示す図、第６図は、従来の素子特性測定装置
のブロック図、第７Ａ図〜第７Ｄ図は、従来の装置に於
ける表示例を示す図である。 １０　測定回路 １４　被測定素子 １６　設定手段（操作パネル） ２０　ウインドウ検知手段 ２２　制御手段 ２４　アナログ・デジタル変換手段 ２６　記憶手段（メモリ）

Claims (1)

1. 【特許請求の範囲】 被測定素子の特性を表す異なる２つのパラメータに夫々
   対応する第１及び第２アナログ信号を繰り返し測定し、
   サンプリング・クロックに応じて上記第１及び第２アナ
   ログ信号を夫々第１及び第２デジタル信号に変換し、Ｘ
   Ｙスクリーン上に上記第１及び第２デジタル信号に応じ
   たＸＹ表示をする素子特性測定装置において、 上記ＸＹスクリーン上の表示領域の一部をウィンドウ領
   域として設定する設定手段と、 上記第１及び第２アナログ信号の値又は上記第１及び第
   ２デジタル信号の値が上記ウィンドウ領域の範囲内のと
   きを検知するウィンドウ検知手段と、 上記繰り返し測定の各サイクル毎に、上記サンプリング
   ・クロックの位相を変化させ、上記ウィンドウ検知手段
   の出力に応じて上記第１及び第２デジタル信号を記憶手
   段に記憶するように制御する制御手段と、 を具えることを特徴とする素子特性測定装置。