JPH0731212B2

JPH0731212B2 - 素子特性測定装置

Info

Publication number: JPH0731212B2
Application number: JP5697589A
Authority: JP
Inventors: 巌沖; 勝久加藤
Original assignee: ソニー・テクトロニクス株式会社
Priority date: 1989-03-09
Filing date: 1989-03-09
Publication date: 1995-04-10
Anticipated expiration: 2010-04-10
Also published as: JPH02236177A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、半導体及びその他の素子の種々の特性を測定
する素子特性測定装置に関する。

［従来技術］トランジスタ及びサイリスタ等の半導体素子並びにその
他の電子素子及び光半導体素子等の種々の特性を測定す
る装置として、所謂カーブトレーサがある。尚、本明細
書において、素子という用語は、独立した素子単体のみ
でなく、種々の回路を含む集積回路及び回路基板等も含
むものと解されたい。第６図は、従来のカーブトレーサ
の基本ブロック図である。測定回路100は、CPU（中央処
理装置）102の制御により、DUT（被測定素子）104に試
験信号を供給し、例えば、DUT104の電圧−電流特性を表
すＸ信号及びＹ信号を発生する。尚、CPU102は、ROM
（リード・オンリ・メモリ）103内のプログラムに従っ
て動作し、装置全体を制御する。DUT104が例えば図示し
たように接続されたトランジスタの場合、このトランジ
スタのベースに可変ステップ数（例えば、１〜10）の階
段波信号を供給し、各ステップ毎のコレクタ・エミッタ
間電圧Vce−コレクタ電流Ic特性を測定することも出来
る。DUT104の電圧−電流特性を測定する場合、測定回路
100の出力信号Ｘ及びＹは、夫々電圧及び電流に対応す
るアナログ電圧信号である。これら出力信号Ｘ及びＹ
を、ADC（アナログ・デジタル変換器）106がサンプリン
グ・クロックfsに応じてデジタル信号に変換する。サン
プリング・クロックfsを発生する制御回路108は、DUT10
4に供給する階段波信号の可変ステップ数に応じてサン
プリング・クロックfsの周波数を調整し、設定された可
変ステップ数の測定が総て完了する。１測定サイクル中
に、ADC106が出力するデジタル信号の数を一定にするこ
とが出来る。尚、可変ステップ数の設定は、操作パネル
110によりオペレータが行う。ADC106からのＸ及びＹデ
ジタル信号は、メモリ112に記憶される。次に、メモリ1
12から読み出されたＸ及びＹのデジタル・データに基づ
いて、表示制御回路114は、Ｘデータを水平軸、Ｙデー
タを垂直軸とする陰極線管の如き表示装置116上にDUT10
4の電圧−電流特性をXY表示する。このためには、表示
制御回路114は、Ｘデータ及びＹデータをデジタル・ア
ナログ変換するか、又はビット・マップ・メモリにＸ及
びＹデータを記憶してラスタ走査しても良い。更に、必
要に応じて、表示装置116上に表示された特性波形を表
すデータをインタフェース回路118を介してプリンタの
如き外部装置120に送り、ハードコピーを取ることも出
来る。

第7A図〜第7D図は、第６図の従来の素子特性測定装置に
於ける表示例を表している。第7A図及び第7B図の特性曲
線は、SSS（Silicon Symmetrical Switch）の如き双方
向性サイリスタの電圧−電流特性を表し、第7C図及び第
7D図は、トランジスタのVce−Ic特性を複数ステップ数
のベース・バイアスについて表している。表示装置116
のスクリーン上には、DUT104の特性曲線だけでなく、オ
ペレータが操作パネル上で設定した所望の領域（ウイン
ドウ領域）を表す矩形カーソルも表示出来る。この矩形
カーソルで囲まれた領域の特性曲線を第7B図及び第7D図
のように、スクリーン全体に拡大表示することも出来
る。また、各サンプル点を表示する際に、直線補間等の
技術により表示点を繋ぐことも出来る。

［発明が解決しようとする課題］第7A図のような、スイッチ素子の特性曲線では、オフ及
びオン特性を夫々表している曲線AB及び曲線CDは、変化
速度が緩やかであるが、曲線BC（破線）の如き遷移部分
の変化は急峻で、十分な数のサンプル点を取り込んで表
示することが出来ない。よって、第7B図のようにカーソ
ル内を拡大表示したとき、表示サンプル点が少なく、正
確な測定が出来なかった。更に、矩形カーソルの領域外
のデータは、総てオーバフロー・データとなり、スクリ
ーンの周辺部分に明るく圧縮されたオーバフロー表示が
現れ、測定の邪魔になるという問題があった。また、第
7C図では、トランジスタのベースに供給される階段波の
ステップ数が多い為に、そのステップ数に応じて１画面
上に多くの曲線が表示されている。しかし、スクリーン
上に表示可能なサンプル点の数が、例えば1024ポイント
の如く限られているので、多くのステップ数に対応する
多くの特性曲線を表示する場合には、サンプル点の表示
間隔が比較的長くなり、第7D図のように拡大すると、表
示されたサンプル点の不足により正確な測定が出来ない
上に、目障りなオーバフロー表示も現れる。また、サン
プリング周波数を高くして、記憶容量も増加すれば、多
数のサンプル点が得られるが、これは技術的にも難し
く、コストも高くなる。更に、第7B図及び第7D図のよう
な拡大表示を、プリンタやプロッタ等によりハードコピ
ーしたい場合、オーバフロー・データの部分はスクリー
ン上の表示と同様に周辺部分に圧縮されて記録されて目
障りである。

従って、本発明の目的は、サンプリング周波数を高くす
ることなく、ウインドウ領域内の特性曲線を表す測定点
を十分に高い密度に表示し、且つオーバフロー表示を生
じない素子特性測定装置を提供することである。

［課題を解決する為の手段］本発明の素子特性測定装置では、オペレータがウインド
ウ設定手段により、表示装置のスクリーン上の表示領域
の一部をウインドウ領域として設定する。測定回路が出
力した第１（Ｘ）及び第２（Ｙ）アナログ信号の値又は
これらに夫々対応する第１及び第２デジタル信号の値が
上記ウインドウ領域の範囲内か否かをウインドウ検知手
段が検知する。上記測定回路の繰り返し測定の各サイク
ル毎に、サンプリング・クロックの位相を変化させ、上
記ウインドウ検知手段の出力に応じて上記第１及び第２
デジタル信号を記憶手段に記憶するように制御手段が制
御する。

［作用］本発明によれば、ウインドウ領域内に対応するデータの
みが記憶手段に記憶されるので、オーバフロー・データ
は生じない。更に、各繰り返し測定サイクル毎にサンプ
リング・クロックの位相を変化させてデジタル・データ
を取り込むので、サンプリング・クロックの周波数を高
くする必要がなく、記憶手段に最終的に記憶されるウイ
ンドウ領域内のデータ数を十分に多くすることが可能と
なり、その結果、十分な数の表示サンプル点を十分な密
度でXY表示することにより、測定精度を大幅に向上し得
る。

［実施例］第１図は、本発明に係る素子特性測定装置のブロック図
である。測定回路10は、CPU12の制御に従ってDUT14に試
験信号（例えば正弦波信号又は正弦波の２乗信号等）を
繰り返し供給し、DUT14の特性を表す異なる２つのパラ
メータに夫々対応するアナログ出力信号Ｘ及びＹを発生
する。例えば、DUT14がトランジスタの場合、これらア
ナログ出力信号Ｘ及びＹは、エミッタ・コレクタ間電圧
Vce、及びコレクタ電流Icに夫々対応するアナログ電圧
でも良いし、DUT14が光半導体素子の場合には、光の波
長及び強度に夫々対応するアナログ電圧でも良い。CPU1
2は、ROM15内のプログラムに従って装置全体の制御を行
う。オペレータは、操作パネル16により、種々の測定モ
ードを選択したり、矩形カーソルの位置及び範囲を調整
してウインドウ領域を設定したり出来る。ウインドウ領
域の設定情報はDAC（デジタル・アナログ変換器）18に
よりウインドウ領域のＸ及びＹの境界を表すアナログ信
号XW及びYWとなる。尚、これら境界信号XW及びYWは、夫
々上限及び下限の２つの成分から成る。測定回路10の出
力信号Ｘ及びＹと、DAC18の出力信号XW及びYWとがウイ
ンドウ検知回路20に供給される。ウインドウ検知回路20
は、Ｘ及びＹが夫々XW及びYWの範囲内か否かを検知し、
その検知結果の論理積（AND）を取る。従って、測定回
路の出力信号Ｘ及びＹの値で決まるXY座標がウインドウ
領域内に存在するときのみウインドウ検知回路の出力信
号Ｗは「高」となる。ウインドウ検知回路20の出力信号
Ｗは、制御回路22に供給される。測定回路10の出力信号
Ｘ及びＹは、ADC（アナログ・デジタル変換回路）24に
も供給される。制御回路22は、ウインドウ検知回路20の
出力信号Ｗが「高」となり、測定回路10の出力信号Ｘ及
びＹの値がウインドウ領域内にあるときのみサンプリン
グ・クロックfsをADC24に供給する。尚、このサンプリ
ング・クロックfsは、測定回路10がDUT14に繰り返し印
加する試験信号に同期している。後述するように、本発
明ではDUT14に繰り返し供給する各測定サイクルの試験
信号の位相に対してサンプリング・クロックfsの位相を
所定の順序で変化させる。このサンプリング・クロック
fsに応じて、ADC24は測定回路10から供給されたＸ及び
Ｙ信号をデジタル信号に変換し、メモリ26に順次記憶さ
せる。測定回路10の１測定サイクル期間中は、サンプリ
ング・クロックfsの位相は変化しないが、次の測定サイ
クルで再び測定回路10の出力信号Ｘ及びＹをサンプリン
グする際には、サンプリング・クロックfsの位相が制御
回路22によって変化させられる。複数の測定サイクルが
実行された後、メモリ26内のデータが表示制御回路28に
送られ、そのデータに基づいて陰極線管の如き表示装置
のスクリーン上にDUT14の特性曲線が表示される。ま
た、表示装置に表示された特性曲線のハード・コピーが
欲しいときには、その表示情報がインタフェース回路32
を介してプリンタの如き外部装置34に送られる。

本発明において特徴的なのは、サンプリング・クロック
fsの周波数は従来と変わらないが、サンプリング・クロ
ックfsの位相を制御回路22が周期的に変化させることで
ある。この位相の変化は、測定回路10が繰り返し行う各
測定サイクル毎に実行される。従って、繰り返し測定さ
れる複数の測定サイクルにわたる動作を等価時間的に比
較すると、ウインドウ領域内のＸ及びＹ信号がサンプリ
ングされる時点は各測定サイクル毎に変化するので、複
数の測定サイクルが終了したときにメモリに記憶される
サンプル・データの数を多くすることが出来る。尚、サ
ンプリング・クロックfsの位相の変化量を各測定サイク
ル毎に所定の順序で選択することにより、取り込まれる
サンプル点の分布状態を略均一にすることが出来る。こ
のように、サンプリング周波数を高くすることなく、ウ
インドウ領域内のXY表示される曲線のサンプル点の密度
を十分高く且つ一様に分布させることが出来る。その
上、ウインドウ領域以外のデータをメモリに取り込まな
いので、従来のオーバフロー表示も生じない。

第２図は、第１図の制御回路22の好適な実施例の構成を
示すブロック図である。PLL（位相ロックループ）発振
回路36は、基準信号源（図示せず）から商用交流電源電
圧に周波数及び位相が一致した入力信号ｆ（例えば、50
Hz）を受け、CPU12からの制御に応じて、この入力信号
ｆに同期し、且つ周波数が整数倍の信号を発生する。こ
のPLL発振回路36の出力信号は２つで、第１出力信号fr
の周波数は例えば入力信号ｆの1024倍であり、このfrが
基準サンプリング・クロックになる。PLL発振回路36の
第２出力信号Nfrの周波数は第１出力信号frのＮ倍（Ｎ
は整数）で、この整数Ｎの値は、オペレータが操作パネ
ル16（第１図）から選択可能である。尚、入力信号ｆ
は、測定回路10がDUT14に供給する試験信号に同期して
いるので、PLL発振回路36の２つの出力信号fr及びNfrも
上記試験信号に同期している。制御パネル16からの選択
信号に応じて、CPU12は制御信号をPLL発振回路36に送り
整数Ｎの値を設定する。この実施例では、Ｎ＝64（例え
ば、Nfrの周波数＝3.2768MHz）と設定した場合を説明す
るが、Ｎの値は他の値を選択しても良い。PLL発振回路3
6の第１出力信号frは、フリップ・フロップ38のクロッ
ク入力端子に供給される。PLL発振回路36の第２出力信
号Nfrは遅延時間調整用の緩衝増幅器39を介してカウン
タ40の計数端子に供給される。フリップ・フロップ38の
Ｑ出力端はカウンタ40のクリア端子CLRに接続されてい
る。カウンタ40の計数値データはデジタル比較器42のＡ
入力端に供給される。デジタル比較器42の他方の入力端
Ｂには、位相パターンRAM（ランダム・アクセス・メモ
リ）44から位相調整用の数値データが供給される。デジ
タル比較器42の出力信号fabは、２つの入力端Ａ及びＢ
に供給されるデータが等しくなった時、「低」状態にな
る。位相パターンRAM44に記憶されている位相シフト・
パターンのデータはCPU12から供給される。位相パター
ンRAM44のアドレス指定は、CPU12からの測定サイクル信
号に応じてアドレス・カウンタ46が行う。尚、このアド
レス・カウンタ46は、第１測定サイクル（サイクル１）
の開始時点にCPU12から測定開始信号を受け、リセット
される。デジタル比較器42の出力端はオア・ゲート48の
第１入力端に接続されている。第１図のウインドウ検知
回路20の出力信号は反転器50を介してオア・ゲート48の
第２入力端に供給される。オア・ゲート48の出力信号fs
は、サンプリング・クロックとして第１図のADC24に供
給される。デジタル比較器42の出力信号は、他のオア・
ゲート52の第１入力端にも供給される。このオア・ゲー
ト52の第２入力端にはPLL発振回路36の第２出力信号Nfr
が供給される。オア・ゲート52の出力端はフリップ・フ
ロップ38のリセット端Ｒに接続されている。

第３図は、第２図の位相パターンRAM44にCPU12から転送
され記憶される位相シフト・パターン・データの一例を
示している。この例では、１、32、16、48、８、40、24
及び56の８つの数値による位相シフト・パターンがRAM4
4に記憶される。CPU12は、先ず、第１図の測定回路10に
よる測定の開始時点で測定開始信号をアドレス・カウン
タ46に送り、カウンタ46をリセットする。その後、CPU1
2は、繰り返し行われる測定サイクルの終了毎に測定サ
イクル信号をアドレス・カウンタ46に送る。従って、測
定開始後、RAM44内の位相シフト・パターンの８つの数
値は、１、32、16、・・・の順序で各測定サイクル毎に
順次アドレス指定され、８つの数値が総てアドレス指定
され、８つの測定サイクルが終了すると測定が完了す
る。ここに示した位相シフト・パターンは、Ｎ＝64（Nf
rの周波数がfrの64倍）で、測定サイクルの数を８（サ
ンプル点の数を８倍）に設定した場合に好適な一例であ
って、後述するように、基準サンプリング・クロックfr
のＮ（64）倍の周波数Nfrを計数し、その計数値をRAM44
の順次アドレス指定される数値と比較して、両者が一致
するとサンプリング・クロックfsを発生する。アドレス
指定される位相シフト・パターンの数値は、各測定サイ
クル毎に変化するので、複数の測定サイクルの終了後、
第１図のメモリ26に記憶されるサンプル点のデータの密
度及び分布状態は、位相シフト・パターンによって決ま
る。従って、より多くのサンプル点を表示したければ、
更に高い密度の位相シフト・パターン（最大でＮ個の数
値までのパターン）を用いても良いし、設定されたＮの
値及び所望のサンプル点密度に応じて他のパターンを用
いても良い。また、位相シフト・パターンの数値の順序
を適宜設定することにより、順次取り込まれる点の分布
状態を迅速に略均一な状態にすることが可能である。

第4A図及び第4B図は、第２図の制御回路の動作を説明す
る為の波形図である。以下、第２図、第4A図、及び第4B
図を参照して説明する。上述のように、PLL発振回路36
は、基準サンプリング・クロックfr及びそれに同期し、
周波数がＮ倍の信号Nfrを発生する。基準サンプリング
・クロックfrと信号Nfr（Ｎ＝64の場合）の関係は、第4
B図の通りである。第２図のフリップ・フロップ38は、
電源投入時、Ｑ出力が「低」状態に設定されているの
で、カウンタ40はクリア状態である。その後、frの立ち
上がりに応じてフリップ・フロップ38がＱ出力を「高」
状態に変化させると、カウンタ40はイネーブルされてNf
rの計数動作を開始する。第4B図のfr及びNfrの２つの信
号に関して、カウンタ40の８つの計数値の対応位置を矢
印で示している。これら８つの計数値は第３図に示した
位相シフト・パターンの数値に夫々対応している。カウ
ンタ40の出力する計数値は、デジタル比較器42によっ
て、位相パターンRAM44の出力値の比較される。これら
両入力値が一致したとき、デジタル比較器42の出力ｆab
は、「低」状態になる。ここで、ｆab及びNfrはオア・
ゲート52にも入力しているので、両入力が「低」になっ
たときのみ、オア・ゲート52の出力は「低」になる。オ
ア・ゲート52の出力が「低」になると、フリップ・フロ
ップ38はリセットされ、そのＱ出力が「低」となるの
で、カウンタ40の計数出力値はクリアされる。その結
果、デジタル比較器のＡ入力が０にクリアされるので、
デジタル比較器の出力ｆabも「高」状態に復帰する。

ウインドウ信号Ｗは、反転器50を介してオア・ゲート48
に入力しているので、ウインドウ信号Ｗが「高」（即
ち、第１図の測定回路10の出力Ｘ及びＹの値がウインド
ウ領域内にある場合）で、且つｆabが「低」のとき（即
ち、オア・ゲート48の両入力が「低」のとき）のみ、オ
ア・ゲート48の出力信号（即ち、サンプリング・クロッ
ク）fsは「低」状態になる。よって、ｆabが「高」に戻
れば、fsも「高」に戻るし、ウインドウ信号Ｗが「低」
のときにもfsは「高」に維持されている。従って、サン
プリング・クロックfsは、第１図の測定回路10のアナロ
グ出力信号Ｘ及びＹの値が設定されたウインドウ領域内
にあるときのみ、ADC24に送られ、fsの立ち下がり遷移
に応じてアナログ信号Ｘ及びＹがデジタイズ（デジタル
変換）される。尚、第２図においてオア・ゲート52を設
けている理由は、第１入力のｆabが「低」状態になって
も、すぐにフリップ・フロップ38がリセットされないよ
うにし、オア・ゲート52の第２入力であるNfrが「低」
になってからフリップ・フロップ38をリセットすること
により、サンプリング・クロックfsのパルス幅を所定値
以上に保持する為である。

第4A図のサイクル１（測定回路10の第１測定サイクルに
対応）は、測定開始後の最初の測定サイクルであり、第
２図の位相パターンRAM44内の数値１がアドレス指定さ
れ、その結果、カウンタ40の計数値が１になった時点で
ｆabが「低」状態になった場合を示している。即ち、カ
ウンタ40は、基準サンプリング・クロックfrの立ち上が
り時点でイネーブルされて計数を開始し、その直後に計
数値が１になると、２つの入力が一致するのでデジタル
比較器42の出力ｆabが「低」状態になる。その後、Nfr
も「低」状態になるとフリップ・フロップ38がリセット
され、カウンタ40がクリアされるので、fabも「高」状
態に戻る。このように、frの立ち上がり時点毎にカウン
タ40はイネーブルされて計数を開始し、カウンタ40の計
数値と位相パターンRAM44の出力値が一致するとｆabが
「低」となり、Nfrが「低」になった後にｆabは「高」
に復帰する。この結果、第4A図のサイクル１の期間中、
ｆabは、frの立ち上がり時点に略一致した（位相差が略
０の）パルス列を形成する。ウインドウ信号Ｗが「高」
状態の期間は、第１図の測定回路10の出力信号Ｘ及びＹ
の値が、オペレータにより設定されたウインドウ領域内
にあることを示している。よって、上述のように、その
ウインドウ期間中のみサンプリング・クロックfsが出力
され、第１図のADC24により、測定値Ｘ及びＹがデジタ
イズされる。

次の第２測定サイクルの動作は、第4A図のサイクル２に
示されている。ここで、第4A図において、サイクル１〜
サイクル８まで（サイクル４〜サイクル７は省略）が、
並べてあるが、これらの測定サイクルは同時に（即ち、
同じ時間軸上で）動作しているのではないことに留意さ
れたい。この実施例では、８回の測定サイクルが順次繰
り返され、各測定サイクルの動作を等価時間的に１つの
タイミング波形図として便宜的に示している。さて、サ
イクル２では、第２図の位相パターンRAM44で、数値32
が指定されるので、frの立ち上がり後、カウンタ40の計
数値が32が達した時点でｆabは「低」状態になる。その
結果、ｆabは、frと約1/2周期（32/64）だけ位相がずれ
たパルス列を形成する。次のサイクル３では、位相パタ
ーンRAM44で数値16が指定されるので、ｆabは、frと約1
/4周期（16/64）だけ位相がずれたパルス列を形成す
る。以下、サイクル４〜８が順次実行され、位相パター
ンRAM44内の数値は、順に48、８、40、24、及び56がア
ドレス指定される。従って、これらの第４〜第８測定サ
イクルのｆabは、frの周期に対し、位相が約3/4、1/8、
5/8、3/8、7/8だけ夫々ずれたパルス列を順次形成す
る。以上のサイクル１〜８までの８回の測定サイクルが
完了した時、第１図のメモリ26に記憶される総サンプル
点は、第4A図の最下段に示したドットに対応している。

上述の実施例では、位相パターンRAM44に記憶させた位
相シフト・パターンが８つの数値から成るので、８つの
測定サイクルで全サイクルが完了したが、位相シフト・
パターンの数値を例えば、異なる64個（Ｎ＝64の場合の
最大の数）まで増加すれば、64個の測定サイクルが順次
実行される。この場合、全測定サイクルが完了すれば、
従来に比較してサンプル点の密度は64倍になるが、ウイ
ンドウ領域に表示される曲線が多いときには、全測定サ
イクルの完了以前にメモリ内のデータが一杯になるかも
知れない。しかし、その場合でも、位相シフト・パター
ンの数値の順序を適宜定めることにより、迅速にサンプ
ル点の分布を略均一にすることが出来る。

例えば、上述の例のように測定サイクルの数が８である
場合、第4C図に示すように、第１〜第８の各測定サイク
ルにおいて、サンプリング・クロックfsの位相変化量を
基準サンプリング・クロックfrの周期を単位として、順
に約０、1/2、1/4、3/4、1/8、5/8、3/8、7/8の如く、
取り込み済みサンプル点間の中央の点を最も迅速にサン
プル点が略均一になるように、順次取り込むように設定
した。ここで、第4C図の基準サンプリング・クロックfr
は、８つの測定サイクル期間にわたる等価時間的な１周
期を示しており、取り込みサイクルの数値がサイクル１
〜８で夫々取り込まれる点の順序を示している。このよ
うな位相シフト・パターンを設定することにより、最も
迅速に略均一な分布のサンプル点を取り込めることが理
解出来よう。従って、Ｎ＝64のように測定サイクル数を
増加しても、上述のような位相シフト・パターンを設定
することにより、全測定サイクルが完了しなくても略均
一な分布のサンプル点のデータを迅速に取り込むことが
出来る。従って、メモリの容量及びDUTに供給するステ
ップ信号のステップ数を特に考慮することなく、容易に
且つ迅速に略一様な分布のサンプル・データ列が得られ
る。この結果、実用上は必ずしもメモリ容量が満たされ
るまで取り込む必要はなく、測定サイクル数が多いとき
には、必ずしも総ての測定サイクルを完了する必要もな
い。また、取り込まれるサンプル点の分布は位相シフト
・パターンにより決まるので、所望により他のパターン
でも良い。十分に多くのサンプル点が得られるならば、
ランダム・パターンを用いても略均一な分布のデータ列
が得られる。

第１図に戻り、ADC24から送られたデータはランダム・
アクセス型のメモリ26に順次記憶される。これらの記憶
データは、表示装置30に表示すべき順序に並んでいない
ので、CPU12がこれらのデータを適正の順序に並べ換え
る。尚、これらのデータを適正に並べ換え、隣合う点を
補間技術により繋ぐ為に、各データには、測定サイクル
を区別するビット、DUTに供給されるステップ信号のス
テップ数の情報ビット、DUTに供給される試験信号の立
ち上がり／立ち下がり部分に対応する情報ビット等が割
り当てられている。これらの識別ビットに基づいてCPU1
2が並べ換えたデータに従って、従来と同様の手順で表
示装置30にDUTの特性曲線が表示される。

第5A図及び第5B図は、本発明により得られた表示例を示
している。第5A図は、従来例の第7B図に対応し、第5B図
は、従来例の第7D図に対応している。第5A図及び第5B図
では、従来例と比較して遥かに高密度にサンプル点が表
示されていることが一目瞭然である。これら表示点は、
総て複数の測定サイクルに亘り得られた実測値であり、
極めて高密度に十分なサンプル点を表示し得るので、補
間技術に起因する誤差の発生も低減し得る。更に、従来
例のように、目障りなオーバフロー表示も生じない。

以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱することなく必要に応じて種々の変
形及び変更を実施し得ることは当業者には明らかであ
る。例えば、本願の実施例では、測定回路のアナログ出
力信号Ｘ及びＹの値が、設定されたウインドウ領域内か
否かに応じてサンプリング・クロックfsを出力して、所
望のデジタル・データを得たが、測定回路のアナログ出
力信号を順次デジタル信号に変換し、得られたデジタル
信号の中のウインドウ領域内に相当するデータのみをメ
モリに記憶するように構成しても良い。即ち、ウインド
ウ信号ＷによりADC24の出力データを直接ゲート制御す
る方法、及びウインドウ信号Ｗによりメモリ26をイネー
ブルする方法等が考えられる。

［発明の効果］本発明の素子特性測定装置によれば、任意に設定したウ
インドウ領域内に対応するデータのみが記憶手段に記憶
されるので、オーバフロー・データは生じない。更に、
各繰り返し測定サイクル毎にサンプリング・クロックの
位相を変化させてデジタル・データを取り込むので、サ
ンプリング・クロックの周波数を高くすることなく、記
憶手段に最終的に記憶されるウインドウ領域内のデータ
数を十分に多くすることが可能となる。この結果、所望
のウインドウ領域内の特性曲線を十分な密度のサンプル
点で容易にXY表示することが可能となり、測定精度を大
幅に向上し得る。

【図面の簡単な説明】

第１図は、本発明による一実施例のブロック図、第２図
は、第１図の制御回路の好適実施例のブロック図、第３
図は、第２図の位相パターンRAMに記憶される好適な数
値パターンの一例を示す図、第4A図、第4B図及び第4C図
は、第２図の回路の動作を説明する為の波形図、第5A図
及び第5B図は、本発明の装置により得られる表示例を示
す図、第６図は、従来の素子特性測定装置のブロック
図、第7A図〜第7D図は、従来の装置に於ける表示例を示
す図である。 10:測定回路 14:被測定素子 16:設定手段（操作パネル） 20:ウインドウ検知手段 22:制御手段 24:アナログ・デジタル変換手段 26:記憶手段（メモリ）

Claims

【特許請求の範囲】

【請求項１】被測定素子の特性を表す異なる２つのパラ
メータに夫々対応する第１及び第２アナログ信号を繰り
返し測定し、サンプリング・クロックに応じて上記第１
及び第２アナログ信号を夫々第１及び第２デジタル信号
に変換し、XYスクリーン上に上記第１及び第２デジタル
信号に応じたXY表示をする素子特性測定装置において、上記XYスクリーン上の表示領域の一部をウインドウ領域
として設定する設定手段と、上記第１及び第２アナログ信号の値又は上記第１及び第
２デジタル信号の値が上記ウインドウ領域の範囲内のと
きを検知するウインドウ検知手段と、上記繰り返し測定の各サイクル毎に、上記サンプリング
・クロックの位相を変化させ、上記ウインドウ検知手段
の出力に応じて上記第１及び第２デジタル信号を記憶手
段に記憶するように制御する制御手段と、を具えることを特徴とする素子特性測定装置。