JPH02236779A - スキャンパス接続方式 - Google Patents
スキャンパス接続方式Info
- Publication number
- JPH02236779A JPH02236779A JP1059260A JP5926089A JPH02236779A JP H02236779 A JPH02236779 A JP H02236779A JP 1059260 A JP1059260 A JP 1059260A JP 5926089 A JP5926089 A JP 5926089A JP H02236779 A JPH02236779 A JP H02236779A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- connection information
- scan path
- order
- arrangement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318583—Design for test
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は計算機利用システムの一種であるＣＡＤ等にお
いて利用されるスキャンパス接続方式に関し、詳しくは
、論理回路に含まれる複数のスキャンＦ／Ｆを一つなぎ
にするスキャンパスをどのように構成するか即ち複数の
スキャンＦ／Ｆをどのような順番で接続するかを決定す
るスキャンパス接続方式に関する． 〔従来の技術〕 論理回路の試験．診断等を容易ならしめる為に、設計の
段階より論理回路中の各所にエラー発生等に応答してセ
ットされるスキャンＦ／Ｆ （フリップフロフプ）を設
けておき、これをスキャンパスと呼ばれるパスで１つな
ぎに接続し、エラー発生時にスキャンパスを介して複数
のスキャンＦ／Ｆの内容を外部に読み出す等の操作を可
能ならしめることが行われている．そして、従来、複数
のスキャンＦ／Ｆをどのような順番で接続してスキャン
パスを構成するかは、スキャンパスを含めた論理回路全
体の論理シミュレーションを可能ならしめる為に、その
論理回路の設計時点で６１１定し、その後の論理回路の
配置処理（論理回路を構成する論理要素をＬＳＩ，プリ
ント基板上にどのようにレイアウトするかにかかる処理
），配線処理（互いに接続すべき論理要素間をどのよう
な経路で接続するかにかかる処理）において変更するこ
とはなかった．従って、配線処理後のスキャンパスは、
設計時点で決定された順番通りに複数のスキャンＦ／Ｆ
を接続するものであった． 〔発明が解決しようとする課題〕 ところで、論理回路の配置処理では、論理回路を構成す
る論理要素間の接続情報に基づき、互いに接続される論
理要素間が遠く離れることがない等の各種の評価基準を
もとに行われるが、スキャンＦ／Ｆにはスキャンパス以
外の結線要求が多く存在する為、論理設計時点で決定さ
れたスキャンＦ／Ｆの接続順がその後の配線処理に通し
た順になるとは限られず、遠《離れたスキャンＦ／Ｆ間
を接続してしまうスキャンパス構成になる場合もある．
このような場合、後の配線処理では配線長が非常に長く
なるため、それらの配線が配線チャネルを占有すること
により、未配線の発生が起こり易くなったり、また他の
信号配線が迂回を生じたりするという問題点があった。
いて利用されるスキャンパス接続方式に関し、詳しくは
、論理回路に含まれる複数のスキャンＦ／Ｆを一つなぎ
にするスキャンパスをどのように構成するか即ち複数の
スキャンＦ／Ｆをどのような順番で接続するかを決定す
るスキャンパス接続方式に関する． 〔従来の技術〕 論理回路の試験．診断等を容易ならしめる為に、設計の
段階より論理回路中の各所にエラー発生等に応答してセ
ットされるスキャンＦ／Ｆ （フリップフロフプ）を設
けておき、これをスキャンパスと呼ばれるパスで１つな
ぎに接続し、エラー発生時にスキャンパスを介して複数
のスキャンＦ／Ｆの内容を外部に読み出す等の操作を可
能ならしめることが行われている．そして、従来、複数
のスキャンＦ／Ｆをどのような順番で接続してスキャン
パスを構成するかは、スキャンパスを含めた論理回路全
体の論理シミュレーションを可能ならしめる為に、その
論理回路の設計時点で６１１定し、その後の論理回路の
配置処理（論理回路を構成する論理要素をＬＳＩ，プリ
ント基板上にどのようにレイアウトするかにかかる処理
），配線処理（互いに接続すべき論理要素間をどのよう
な経路で接続するかにかかる処理）において変更するこ
とはなかった．従って、配線処理後のスキャンパスは、
設計時点で決定された順番通りに複数のスキャンＦ／Ｆ
を接続するものであった． 〔発明が解決しようとする課題〕 ところで、論理回路の配置処理では、論理回路を構成す
る論理要素間の接続情報に基づき、互いに接続される論
理要素間が遠く離れることがない等の各種の評価基準を
もとに行われるが、スキャンＦ／Ｆにはスキャンパス以
外の結線要求が多く存在する為、論理設計時点で決定さ
れたスキャンＦ／Ｆの接続順がその後の配線処理に通し
た順になるとは限られず、遠《離れたスキャンＦ／Ｆ間
を接続してしまうスキャンパス構成になる場合もある．
このような場合、後の配線処理では配線長が非常に長く
なるため、それらの配線が配線チャネルを占有すること
により、未配線の発生が起こり易くなったり、また他の
信号配線が迂回を生じたりするという問題点があった。
本発明はこのような従来の問題点を解決したものであり
、その目的は、未配線や信号配線の迂回等を少な《し得
るスキャンパス接続方式を提供することにある． 〔課題を解決するための手段〕 スキャンＦ／Ｆは論理回路中の他の論理要素と異なり、
個々のスキャンＦ／Ｆの接続順は余り問題とならず、全
てのスキャンＦ／Ｆがスキャンパスにより一ラなぎに接
続されていれば足りる。かかる点に着目し、本発明では
、論理回路の配置処理後に各スキャンＦ／Ｆの配置場所
を考慮してスキャンパスの接続情報を新たに求めるよう
にしたものである．即ち、本発明は上記の目的を達成す
るために、論理回路に含まれる複数のスキャンＦ／Ｆを
つなぐスキャンパスの接続方式において、前記複数のス
キャンＦ／Ｆを含む論理回路にかかる論理接続情報に基
づいて、前記論理回路を構成する論理要素の配置を決定
する配置手段と、配置上における所定のスキャン順を格
納するスキャン順格納手段と、このスキャン順格納手段
に格納されたスキャン順に従って前記配置手段で決定さ
れた配置上のスキャンＦ／Ｆを追跡し、その順番を求め
るＦ／Ｆ再配列手段と、このＦ／Ｆ再配列手段で求めら
れたＦ／Ｆの追跡順番に従って、前記論理接続情報中の
スキャンパス接続情報を新しいスキャンパス接続情報に
置き換えるスキャンパスつなぎ換え手段とを存している
． 〔作用〕 本発明のスキャンパス接続方式においては、配置手段が
、復敗のスキャンＦ／Ｆを含む論理回路にかかる論理接
続情報に基づいて論理回路を構成する論理要素の配置を
決定し、Ｆ／Ｆ再配列手段が、スキャン順格納手段に格
納された配置上における所定のスキャン順に従って前記
配１手段で決定された配置上のスキャンＦ／Ｆを追跡し
てその順番を求め、スキャンパスつなぎ換え手段が、そ
の求められたＦ／Ｆの追跡順番に従って、前記論理接続
情報中のスキャンパス接読情報を新しいスキャンパス接
続情報に置き換える． 〔実施例〕 次に、本発明の実施例について図面を参照して詳細に説
明する． 第１図は本発明の一実施例の構成図である．この実施例
は、制御手段１，第１のスキャンパス接続手段２，配置
手段３，Ｆ／Ｆ再配列手段４，スキャンパス分割手段５
，第２のスキャンパス接続手段６，旧論理接続情報ＯＬ
を格納する記憶手段１１，配置結果格納テーブル１２，
スキャン順テーブル１３，Ｆ／Ｆ配列順テーブル１４，
新論理接続情報ＮＬを格納する記憶手段ｌ５および論理
接続情報ＬＬを格納する記憶手段１６とを含んでいる．
各々は次のような構成ないし機能を有している． ・制御手段１ 全体の制御を司る手段であり、各手段の起動に際しては
、第１のスキャンパス接続手段２，配置手段３，Ｆ／Ｆ
再配列千段４，スキャンパス分割手段５，第２のスキャ
ンパス接続手段６の順で起動を行う． ・記憶手段１６ 設計された論理回路にかかる論理接続情報ＬＬを格納す
る。この論理接続情報ＬＬには、論理回路に含まれる論
理要素に関する記述，論理要素間の接続に関する記述等
が含まれているが、スキャンＦ／Ｆをどのように接続す
るかについてのスキャンパスの接続情報は含まれていな
い．・第１のスキャンパス接続手段２ 記憶手段ｌ６に格納された論理接続情報ＬＬに含まれる
複数のスキャンＦ／Ｆを例えばランダムに（無作為的に
）一つなぎにするスキャンパスの接続情報ＳＬを生成し
、これと論理接続情報ＬＬの他の部分ＡＬとを旧論理接
続情報ＯＬとして記憶手段１１に格納する機能． ・記憶手段ｌ１ 第１のスキャンパス接続手段２で生成された旧論理接続
情報ＯＬを保持する手段．なお、この旧論理接続情報Ｏ
Ｌを用いてスキャンパスを含む論理回路全体の論理シミ
ュレーションを行うことが可能である． ・配置手段３ 記憶手段１１に記憶された旧論理接続情報○Ｌに基づい
て配置処理を行い、その結果を配置結果格納テーブル１
２に格納する機能． ・配置結果格納テーブル１２ 配置手段３で生成された配置結果を格納する手段。
、その目的は、未配線や信号配線の迂回等を少な《し得
るスキャンパス接続方式を提供することにある． 〔課題を解決するための手段〕 スキャンＦ／Ｆは論理回路中の他の論理要素と異なり、
個々のスキャンＦ／Ｆの接続順は余り問題とならず、全
てのスキャンＦ／Ｆがスキャンパスにより一ラなぎに接
続されていれば足りる。かかる点に着目し、本発明では
、論理回路の配置処理後に各スキャンＦ／Ｆの配置場所
を考慮してスキャンパスの接続情報を新たに求めるよう
にしたものである．即ち、本発明は上記の目的を達成す
るために、論理回路に含まれる複数のスキャンＦ／Ｆを
つなぐスキャンパスの接続方式において、前記複数のス
キャンＦ／Ｆを含む論理回路にかかる論理接続情報に基
づいて、前記論理回路を構成する論理要素の配置を決定
する配置手段と、配置上における所定のスキャン順を格
納するスキャン順格納手段と、このスキャン順格納手段
に格納されたスキャン順に従って前記配置手段で決定さ
れた配置上のスキャンＦ／Ｆを追跡し、その順番を求め
るＦ／Ｆ再配列手段と、このＦ／Ｆ再配列手段で求めら
れたＦ／Ｆの追跡順番に従って、前記論理接続情報中の
スキャンパス接続情報を新しいスキャンパス接続情報に
置き換えるスキャンパスつなぎ換え手段とを存している
． 〔作用〕 本発明のスキャンパス接続方式においては、配置手段が
、復敗のスキャンＦ／Ｆを含む論理回路にかかる論理接
続情報に基づいて論理回路を構成する論理要素の配置を
決定し、Ｆ／Ｆ再配列手段が、スキャン順格納手段に格
納された配置上における所定のスキャン順に従って前記
配１手段で決定された配置上のスキャンＦ／Ｆを追跡し
てその順番を求め、スキャンパスつなぎ換え手段が、そ
の求められたＦ／Ｆの追跡順番に従って、前記論理接続
情報中のスキャンパス接読情報を新しいスキャンパス接
続情報に置き換える． 〔実施例〕 次に、本発明の実施例について図面を参照して詳細に説
明する． 第１図は本発明の一実施例の構成図である．この実施例
は、制御手段１，第１のスキャンパス接続手段２，配置
手段３，Ｆ／Ｆ再配列手段４，スキャンパス分割手段５
，第２のスキャンパス接続手段６，旧論理接続情報ＯＬ
を格納する記憶手段１１，配置結果格納テーブル１２，
スキャン順テーブル１３，Ｆ／Ｆ配列順テーブル１４，
新論理接続情報ＮＬを格納する記憶手段ｌ５および論理
接続情報ＬＬを格納する記憶手段１６とを含んでいる．
各々は次のような構成ないし機能を有している． ・制御手段１ 全体の制御を司る手段であり、各手段の起動に際しては
、第１のスキャンパス接続手段２，配置手段３，Ｆ／Ｆ
再配列千段４，スキャンパス分割手段５，第２のスキャ
ンパス接続手段６の順で起動を行う． ・記憶手段１６ 設計された論理回路にかかる論理接続情報ＬＬを格納す
る。この論理接続情報ＬＬには、論理回路に含まれる論
理要素に関する記述，論理要素間の接続に関する記述等
が含まれているが、スキャンＦ／Ｆをどのように接続す
るかについてのスキャンパスの接続情報は含まれていな
い．・第１のスキャンパス接続手段２ 記憶手段ｌ６に格納された論理接続情報ＬＬに含まれる
複数のスキャンＦ／Ｆを例えばランダムに（無作為的に
）一つなぎにするスキャンパスの接続情報ＳＬを生成し
、これと論理接続情報ＬＬの他の部分ＡＬとを旧論理接
続情報ＯＬとして記憶手段１１に格納する機能． ・記憶手段ｌ１ 第１のスキャンパス接続手段２で生成された旧論理接続
情報ＯＬを保持する手段．なお、この旧論理接続情報Ｏ
Ｌを用いてスキャンパスを含む論理回路全体の論理シミ
ュレーションを行うことが可能である． ・配置手段３ 記憶手段１１に記憶された旧論理接続情報○Ｌに基づい
て配置処理を行い、その結果を配置結果格納テーブル１
２に格納する機能． ・配置結果格納テーブル１２ 配置手段３で生成された配置結果を格納する手段。
・スキャン順テーブルｌ３
論理回路が実現されるＬＳＩ，プリント基板等の配置上
においてスキャンＦ／Ｆをどういう方向でスキャンする
かを示すスキャン順を予め保持する手段． ・Ｆ／Ｆ再配列手段４ スキャン順テーブル１３に格納されたスキャン順に従っ
て、配置結果格納テーブル１２に格納された論理回路の
配置結果上におけるスキャンＦ／Ｆを追跡してその順番
を求め、Ｆ／Ｆ配列順としてＦ／Ｆ配列順テーブル１４
に格納する機能．・Ｆ／Ｆ配列順テーブル１４ Ｆ／Ｆ再配列手段４で求められたＦ／Ｆ配列順を保持す
る手段． ・スキャンパス分割手段５ 記憶手段１ｌに格納された旧論理接続情報ＯＬからスキ
ャンパス接続情Ｉｇ＜旧）ＳＬのみを識別し、残りの情
報ＡＬと分割する機能。
においてスキャンＦ／Ｆをどういう方向でスキャンする
かを示すスキャン順を予め保持する手段． ・Ｆ／Ｆ再配列手段４ スキャン順テーブル１３に格納されたスキャン順に従っ
て、配置結果格納テーブル１２に格納された論理回路の
配置結果上におけるスキャンＦ／Ｆを追跡してその順番
を求め、Ｆ／Ｆ配列順としてＦ／Ｆ配列順テーブル１４
に格納する機能．・Ｆ／Ｆ配列順テーブル１４ Ｆ／Ｆ再配列手段４で求められたＦ／Ｆ配列順を保持す
る手段． ・スキャンパス分割手段５ 記憶手段１ｌに格納された旧論理接続情報ＯＬからスキ
ャンパス接続情Ｉｇ＜旧）ＳＬのみを識別し、残りの情
報ＡＬと分割する機能。
・第２のスキャンパス接続千段６
Ｆ／Ｆ配列順テーブル１４に格納されたＦ／Ｆ配列順に
従った新たなスキャンパス接続情報（新）ＳＬ″を生成
し、これと、スキャンパス分割手段５で分割された情報
八Ｌとを併合して新論理接続情報ＮＬを生成し、これを
記憶手段ｌ５に格納する機能． ・記憶手段ｌ５ 第２のスキャンパス接続手段６で生成された新論理接続
情報ＮＬを保持する手段． 次にこのように構成された本実施例の動作を説明する． 制御手段ｌによって起動されると、第１のスキャンパス
接続手段２は、記憶手段ｌ６に記憶された論理接続情報
ＬＬに含まれるスキャンＦ／Ｆにかかる情報をもとに、
複数のスキャンＦ／Ｆを例えば無作為的に一つなぎにす
るスキャンパス接続情報ＳＬを生成し、これと残りの情
報ＡＬとで構成される旧論理接続情報ＯＬを記憶手段１
１に格納する． 次に制御手段１によって配置千段３が起動される．配置
手段３は、記憶手段ＩＩ中の旧論理接続情報ＯＬに基づ
いて論理回路の配置処理を行い、その結果を配置結果格
納テーブルｌ２に格納する．次に制御手段１はＦ／Ｆ再
配列手段４を起動する．これに応答してＦ／Ｆ再配列手
段４は、スキャ７１１［＋−フ／Ｉ／ １ ３に予め格
納されたスキャン順に従って、配置結果格納テーブル１
２に格納された配置結果上のスキャンＦ／Ｆを追跡し、
その出現順であるＦ／Ｆ配列順をＦ／Ｆ配列順テーブル
ｌ４に格納する． 次にスキャンパス分割手段５が制御手段１によって起動
される．スキャンパス分割手段５は記憶手段ｌｌ中のス
キャンパス接続情報ＳＬを他の情報と分割する． 最後に第２のスキャンパス接続手段６が制御千段１によ
って起動される．第２のスキャンパス接続手段６は起動
されると、Ｆ／Ｆ配列順テーブルｌ４に格納されたＦ／
Ｆ配列順に従った新たなスキャンパスの接続情報（新）
ＳＬ″を生成し、これと情報ＡＬとを併合して新論理接
続情報ＮＬを生成し、これを記憶手段１５に格納する。
従った新たなスキャンパス接続情報（新）ＳＬ″を生成
し、これと、スキャンパス分割手段５で分割された情報
八Ｌとを併合して新論理接続情報ＮＬを生成し、これを
記憶手段ｌ５に格納する機能． ・記憶手段ｌ５ 第２のスキャンパス接続手段６で生成された新論理接続
情報ＮＬを保持する手段． 次にこのように構成された本実施例の動作を説明する． 制御手段ｌによって起動されると、第１のスキャンパス
接続手段２は、記憶手段ｌ６に記憶された論理接続情報
ＬＬに含まれるスキャンＦ／Ｆにかかる情報をもとに、
複数のスキャンＦ／Ｆを例えば無作為的に一つなぎにす
るスキャンパス接続情報ＳＬを生成し、これと残りの情
報ＡＬとで構成される旧論理接続情報ＯＬを記憶手段１
１に格納する． 次に制御手段１によって配置千段３が起動される．配置
手段３は、記憶手段ＩＩ中の旧論理接続情報ＯＬに基づ
いて論理回路の配置処理を行い、その結果を配置結果格
納テーブルｌ２に格納する．次に制御手段１はＦ／Ｆ再
配列手段４を起動する．これに応答してＦ／Ｆ再配列手
段４は、スキャ７１１［＋−フ／Ｉ／ １ ３に予め格
納されたスキャン順に従って、配置結果格納テーブル１
２に格納された配置結果上のスキャンＦ／Ｆを追跡し、
その出現順であるＦ／Ｆ配列順をＦ／Ｆ配列順テーブル
ｌ４に格納する． 次にスキャンパス分割手段５が制御手段１によって起動
される．スキャンパス分割手段５は記憶手段ｌｌ中のス
キャンパス接続情報ＳＬを他の情報と分割する． 最後に第２のスキャンパス接続手段６が制御千段１によ
って起動される．第２のスキャンパス接続手段６は起動
されると、Ｆ／Ｆ配列順テーブルｌ４に格納されたＦ／
Ｆ配列順に従った新たなスキャンパスの接続情報（新）
ＳＬ″を生成し、これと情報ＡＬとを併合して新論理接
続情報ＮＬを生成し、これを記憶手段１５に格納する。
次に、具体的な例を示して本実施例の動作をより詳細に
説明する。
説明する。
第２図は、第１のスキャンパス接続手段２によって生成
されたスキャンパス接続情報ＳＬを含む旧論理接続情報
ＯＬの内容を図示化したものである．各スキャンＦ／Ｆ
ａ−ｅは、図示したスキャンパス２２以外に多くの接続
情報を持っており、それらは通常網の目のように複雑に
交錯しているが、説明の便宜上、ここでは省略してある
．このような旧論理接続情ＩＯＬを入力として、例えば
マスクスライス型のＬＳＩのセル列２３上にスキャンＦ
／ Ｆ ａ ｗ ｅを始めとするブロック（論理要素
）を実際に配置した様子つまり配置千段３の配置結果を
第３図に示す。この第３図でも説明の便宜上スキャンパ
ス２２とそれが貫通しているスキャンＦ／Ｆのみを図示
してあるが、実際にはその他のブロックもセル列２３上
に配置されている。
されたスキャンパス接続情報ＳＬを含む旧論理接続情報
ＯＬの内容を図示化したものである．各スキャンＦ／Ｆ
ａ−ｅは、図示したスキャンパス２２以外に多くの接続
情報を持っており、それらは通常網の目のように複雑に
交錯しているが、説明の便宜上、ここでは省略してある
．このような旧論理接続情ＩＯＬを入力として、例えば
マスクスライス型のＬＳＩのセル列２３上にスキャンＦ
／ Ｆ ａ ｗ ｅを始めとするブロック（論理要素
）を実際に配置した様子つまり配置千段３の配置結果を
第３図に示す。この第３図でも説明の便宜上スキャンパ
ス２２とそれが貫通しているスキャンＦ／Ｆのみを図示
してあるが、実際にはその他のブロックもセル列２３上
に配置されている。
各スキャンｌ；’ ／ ｌ” ａ ｗ ｅにはスキャン
パス２２以外の結線要求が多く存在し、主にそれに従っ
て配置が行われるため、第２図において当初決定したス
キャンパス２２の接続順に従うと、スキャンパス２２の
配線は第３図に示すように各部で迂回した形状になって
しまっている。このようになると迂回したスキャンパス
配線が配線チャネルを余分に使用し、不要トラックを多
く使用することにより、後の配線処理において未配線を
生じさせたり、他の信号配線の配線長を増加させたりす
るという悪影響を及ぼすことになる．そこで、予め下地
のセル列２３に対してスキャン順を決めておく。例えば
第３図においてセル列の左上→右上→左下→右下とスキ
ャン順を定義しておく．この順番に従ってＦ／Ｆ再配列
手段４がスキャンＦ／Ｆを追跡すると、ａ，ｄ，ｃ，ｅ
，ｂの順番が求まる。その後、旧論理接続情報ＯＬのス
キャンパス接続情報ＳＬのみを他と一旦分割し、上記で
求めたスキャンＦ／Ｆの配列順（ａ，ｄ，ｃ，ｅ，ｂ）
に従ってスキャンパスを接続し直すと、第４図に示すよ
うになる。即ち、スキャンＦ ／ Ｆ ａ→スキャンＦ
／Ｆｄ−スキャンＦ ／ Ｆ ｃ−スキャンＦ ／ Ｆ
ｅ→スキャンＦ／Ｆ ｂの順でつなぐスキャンパス２
４が発生される．ここで、各スキャンＦ ／ Ｆ ａ〜
ｅのスキャンパス接続情報以外の接続関係は一切変更さ
れない。このようにすることにより、後の配線処理にお
いて不要な迂回はなくなり、配線チャネルを有効に活用
することができるようになる．なお、第５図はスキャン
パス接続情報ＳＬ“を含む新論理接続情報ＮＬを図示化
したものであり、第２図と同様にスキャンＦ ／ Ｆ
ａ〜ｅとスキャンパス２４にかかる部分のみを示してい
る．以上本発明の一実施例について説明したが、本発明
は以上の実施例にのみ限定されず、その他各種の付加変
更が可能である．例えば、配置処理の際に旧論理接続情
報中のスキャンパス接続情報を無視し残りの情報に基づ
いて配置を決めるようにしても良い。
パス２２以外の結線要求が多く存在し、主にそれに従っ
て配置が行われるため、第２図において当初決定したス
キャンパス２２の接続順に従うと、スキャンパス２２の
配線は第３図に示すように各部で迂回した形状になって
しまっている。このようになると迂回したスキャンパス
配線が配線チャネルを余分に使用し、不要トラックを多
く使用することにより、後の配線処理において未配線を
生じさせたり、他の信号配線の配線長を増加させたりす
るという悪影響を及ぼすことになる．そこで、予め下地
のセル列２３に対してスキャン順を決めておく。例えば
第３図においてセル列の左上→右上→左下→右下とスキ
ャン順を定義しておく．この順番に従ってＦ／Ｆ再配列
手段４がスキャンＦ／Ｆを追跡すると、ａ，ｄ，ｃ，ｅ
，ｂの順番が求まる。その後、旧論理接続情報ＯＬのス
キャンパス接続情報ＳＬのみを他と一旦分割し、上記で
求めたスキャンＦ／Ｆの配列順（ａ，ｄ，ｃ，ｅ，ｂ）
に従ってスキャンパスを接続し直すと、第４図に示すよ
うになる。即ち、スキャンＦ ／ Ｆ ａ→スキャンＦ
／Ｆｄ−スキャンＦ ／ Ｆ ｃ−スキャンＦ ／ Ｆ
ｅ→スキャンＦ／Ｆ ｂの順でつなぐスキャンパス２
４が発生される．ここで、各スキャンＦ ／ Ｆ ａ〜
ｅのスキャンパス接続情報以外の接続関係は一切変更さ
れない。このようにすることにより、後の配線処理にお
いて不要な迂回はなくなり、配線チャネルを有効に活用
することができるようになる．なお、第５図はスキャン
パス接続情報ＳＬ“を含む新論理接続情報ＮＬを図示化
したものであり、第２図と同様にスキャンＦ ／ Ｆ
ａ〜ｅとスキャンパス２４にかかる部分のみを示してい
る．以上本発明の一実施例について説明したが、本発明
は以上の実施例にのみ限定されず、その他各種の付加変
更が可能である．例えば、配置処理の際に旧論理接続情
報中のスキャンパス接続情報を無視し残りの情報に基づ
いて配置を決めるようにしても良い。
以上説明したように、本発明のスキャンパス接続方弐に
おいては、複数のスキャンＦ／Ｆを含む論理回路の論理
接続情報に基づいて論理回路の配置処理を行い、この配
置結果上のスキャンＦ／Ｆを予め決めておいたスキャン
順に従って追跡し、その追跡結果によって新しいスキャ
ンパス接続情報を求めるものであり、個々のスキャンＦ
／Ｆの配置場所を考慮したスキャンパスを決定できるの
で、スキャンパス自体や他の信号配線の不要な迂回や未
配線の発生を極力回避することができる効果がある．
おいては、複数のスキャンＦ／Ｆを含む論理回路の論理
接続情報に基づいて論理回路の配置処理を行い、この配
置結果上のスキャンＦ／Ｆを予め決めておいたスキャン
順に従って追跡し、その追跡結果によって新しいスキャ
ンパス接続情報を求めるものであり、個々のスキャンＦ
／Ｆの配置場所を考慮したスキャンパスを決定できるの
で、スキャンパス自体や他の信号配線の不要な迂回や未
配線の発生を極力回避することができる効果がある．
第１図は本発明の一実施例の構成図、
第２図は旧論理接続情報ＯＬの内容例を示す図、第３図
は旧論理接続情報ＯＬに基づ《配置結果および予想され
る配線結果を示す図、 第４図はスキャンパス接続情報（新）ＳＬ’ 採用時に
予想される配線結果を示す図および、第５図は新論理接
続情報ＮＬの内容例を示す図である。 図において、 １・・・制御手段 ２・・・第１のスキャンパス接続手段 ３・・・配置手段 ４・・・Ｆ／Ｆ再配列手段 ５・・・スキャンパス分割手段 ６・・・第２のスキャンパス接続手段 １１ １５．１６・・・記憶手段 １２・・・配置結果格納テーブル ｌ３・・・スキャン順テーブル １４・・・Ｆ／Ｆ配列順テーブル ＬＬ・・・論理接続情報 ＯＬ・・・旧論理接続情報 ＮＬ・・・新論理接続情報 ＳＬ・・・スキャンパス接続情報（旧）ＳＬ’ ・・・
スキャンパス接続情報（新）ＡＬ・・・スキャンパス接
続情報以外の論理接続情報
は旧論理接続情報ＯＬに基づ《配置結果および予想され
る配線結果を示す図、 第４図はスキャンパス接続情報（新）ＳＬ’ 採用時に
予想される配線結果を示す図および、第５図は新論理接
続情報ＮＬの内容例を示す図である。 図において、 １・・・制御手段 ２・・・第１のスキャンパス接続手段 ３・・・配置手段 ４・・・Ｆ／Ｆ再配列手段 ５・・・スキャンパス分割手段 ６・・・第２のスキャンパス接続手段 １１ １５．１６・・・記憶手段 １２・・・配置結果格納テーブル ｌ３・・・スキャン順テーブル １４・・・Ｆ／Ｆ配列順テーブル ＬＬ・・・論理接続情報 ＯＬ・・・旧論理接続情報 ＮＬ・・・新論理接続情報 ＳＬ・・・スキャンパス接続情報（旧）ＳＬ’ ・・・
スキャンパス接続情報（新）ＡＬ・・・スキャンパス接
続情報以外の論理接続情報
Claims (1)
- 【特許請求の範囲】 論理回路に含まれる複数のスキャンＦ／Ｆをつなぐスキ
ャンパスの接続方式において、 前記複数のスキャンＦ／Ｆを含む論理回路にかかる論理
接続情報に基づいて、前記論理回路を構成する論理要素
の配置を決定する配置手段と、配置上における所定のス
キャン順を格納するスキャン順格納手段と、 該スキャン順格納手段に格納されたスキャン順に従って
前記配置手段で決定された配置上のスキャンＦ／Ｆを追
跡し、その順番を求めるＦ／Ｆ再配列手段と、 該Ｆ／Ｆ再配列手段で求められたＦ／Ｆの追跡順番に従
って、前記論理接続情報中のスキャンパス接続情報を新
しいスキャンパス接続情報に置き換えるスキャンパスつ
なぎ換え手段とを具備したことを特徴とするスキャンパ
ス接続方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059260A JPH02236779A (ja) | 1989-03-10 | 1989-03-10 | スキャンパス接続方式 |
| US07/492,021 US5212651A (en) | 1989-03-10 | 1990-03-12 | Scan path generation with flip-flop rearrangement according to geometry of logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059260A JPH02236779A (ja) | 1989-03-10 | 1989-03-10 | スキャンパス接続方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02236779A true JPH02236779A (ja) | 1990-09-19 |
Family
ID=13108227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1059260A Pending JPH02236779A (ja) | 1989-03-10 | 1989-03-10 | スキャンパス接続方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5212651A (ja) |
| JP (1) | JPH02236779A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010199106A (ja) * | 2009-02-23 | 2010-09-09 | Renesas Electronics Corp | 半導体集積回路の設計方法、設計プログラム、及び半導体集積回路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0721229A (ja) * | 1993-06-24 | 1995-01-24 | Fujitsu Ltd | 分配系付加回路自動発生処理方式 |
| US6539509B1 (en) | 1996-05-22 | 2003-03-25 | Lsi Logic Corporation | Clock skew insensitive scan chain reordering |
| US6651197B1 (en) * | 1999-05-20 | 2003-11-18 | Silicon Graphics, Inc. | Method for determining the optimum locations for scan latches in a partial-scan IC built in self test system |
| WO2002071411A1 (en) * | 2001-03-06 | 2002-09-12 | Koninklijke Philips Electronics N.V. | Clock-skew resistant chain of sequential cells |
| JP2004185427A (ja) * | 2002-12-04 | 2004-07-02 | Renesas Technology Corp | スキャンパスタイミング最適化装置 |
| TWI712947B (zh) | 2019-06-06 | 2020-12-11 | 瑞昱半導體股份有限公司 | 積體電路設計方法與其非暫態電腦可讀取媒體 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4613940A (en) * | 1982-11-09 | 1986-09-23 | International Microelectronic Products | Method and structure for use in designing and building electronic systems in integrated circuits |
| US4630219A (en) * | 1983-11-23 | 1986-12-16 | International Business Machines Corporation | Element placement method |
| US4534028A (en) * | 1983-12-01 | 1985-08-06 | Siemens Corporate Research & Support, Inc. | Random testing using scan path technique |
| JPS61199166A (ja) * | 1985-03-01 | 1986-09-03 | Nec Corp | 配線経路探索装置 |
| US4801870A (en) * | 1985-06-24 | 1989-01-31 | International Business Machines Corporation | Weighted random pattern testing apparatus and method |
| US4754408A (en) * | 1985-11-21 | 1988-06-28 | International Business Machines Corporation | Progressive insertion placement of elements on an integrated circuit |
| JPH0770598B2 (ja) * | 1986-03-20 | 1995-07-31 | 株式会社東芝 | 半導体集積回路装置の配線方法 |
| US4879718A (en) * | 1987-11-30 | 1989-11-07 | Tandem Computers Incorporated | Scan data path coupling |
| US4947357A (en) * | 1988-02-24 | 1990-08-07 | Stellar Computer, Inc. | Scan testing a digital system using scan chains in integrated circuits |
| US5036473A (en) * | 1988-10-05 | 1991-07-30 | Mentor Graphics Corporation | Method of using electronically reconfigurable logic circuits |
-
1989
- 1989-03-10 JP JP1059260A patent/JPH02236779A/ja active Pending
-
1990
- 1990-03-12 US US07/492,021 patent/US5212651A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010199106A (ja) * | 2009-02-23 | 2010-09-09 | Renesas Electronics Corp | 半導体集積回路の設計方法、設計プログラム、及び半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5212651A (en) | 1993-05-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4000198B2 (ja) | 会話型回路設計装置 | |
| US8051400B2 (en) | Modifying integrated circuit layout | |
| US7904863B2 (en) | Circuit-design supporting apparatus, circuit-design supporting method, computer product, and printed-circuit-board manufacturing method | |
| JP3176482B2 (ja) | 論理シミュレーション装置 | |
| JPH02236779A (ja) | スキャンパス接続方式 | |
| US6487707B1 (en) | Layout design system of semiconductor ic device, layout design method of semiconductor ic device and computer-readable recording medium on which programs for allowing computer to execute respective means in the system or respective steps in the method are recorded | |
| JP4448466B2 (ja) | 論理回路設計方法、論理回路設計プログラム及び論理回路設計装置 | |
| US6330705B1 (en) | Method and system for remodeling, designing, and editing a printed wiring board using a computer aided design system | |
| US7139773B2 (en) | Object matching management system enabling instantaneous reflection of change in object information in operation terminals | |
| US20080209368A1 (en) | Layout design method, layout design apparatus, and computer product | |
| JPH04246778A (ja) | 半導体集積回路の配置方式 | |
| JPH09171056A (ja) | テスト設計方法とその装置、並びにテスト方法とその装置 | |
| JP3498674B2 (ja) | 半導体集積回路装置及びクロック配線方法並びに記録媒体 | |
| JP2872216B1 (ja) | マクロの設計方法 | |
| CN121257437B (zh) | 管脚排布方法和设备 | |
| JPH09101982A (ja) | 半導体集積回路のｃａｄシステム | |
| JP2921294B2 (ja) | レイアウト設計方法 | |
| JP2829075B2 (ja) | スルーホール生成方法 | |
| JP3204716B2 (ja) | レイアウト編集装置及び図作成装置 | |
| JP2008204192A (ja) | 設計支援装置，設計支援プログラム及び同プログラムを記録したコンピュータ読取可能な記録媒体 | |
| JPH04138574A (ja) | 回路情報表示装置 | |
| JPS6046828B2 (ja) | 配置決定装置 | |
| JP2648528B2 (ja) | Ｌｓｉ設計方法 | |
| JP2002175343A (ja) | プリント配線板の設計装置、それを用いたプリント配線板の設計方法およびその設計方法を記録した記録媒体 | |
| JPH0831112B2 (ja) | 対話型ｌｓｉピンフロアプランナ |