JPH02236790A - プロセッサアレイシステム - Google Patents

プロセッサアレイシステム

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JPH02236790A
JPH02236790A JP1220121A JP22012189A JPH02236790A JP H02236790 A JPH02236790 A JP H02236790A JP 1220121 A JP1220121 A JP 1220121A JP 22012189 A JP22012189 A JP 22012189A JP H02236790 A JPH02236790 A JP H02236790A
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JP
Japan
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array
bit
processor
word line
mcu
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Pending
Application number
JP1220121A
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English (en)
Inventor
David J Hunt
デヴィッド　ジェー　ハント
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AMT Holdings Ltd
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AMT Holdings Ltd
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Publication date
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
    • G06F15/8023—Two dimensional arrays, e.g. mesh, torus

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  • Engineering & Computer Science (AREA)
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  • Physics & Mathematics (AREA)
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  • Computing Systems (AREA)
  • Multi Processors (AREA)
  • Executing Machine-Instructions (AREA)
  • Advance Control (AREA)
  • Exchange Systems With Centralized Control (AREA)
  • Electrotherapy Devices (AREA)
  • Hardware Redundancy (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はパラレル処理コンピュータ、より詳細には、プ
ロセッサ　アレイ及びアレイに対するスカラ制御ユニッ
トを含み、ＳＩＭＤアーキテクチャーを採用するプロセ
ッサ　アレイ　システムに関する。このようなシステム
の一例が台出願人による英国特許第１，４４５．７１４
号において開示されている。
（発明の概要） 本発明によるプロセッサ　アレイ　システムは、ｎ−ビ
ット　スカラ　プロセッサ及びｍ　　ｘ　　ｍ−ビット
　ブロセッサ　アレイから成るが、ここで、ｍはｎより
大きく、そして、このシステムは、さらに、このスカラ
　プロセッサ及びこのプロセソサ　アレイに連結された
アレイ　サポート手段を含む。
好ましくは、このシステムは、ｎ−ビット　スカラ　ブ
口セソサ　レジスタをこのアレイ　サポート手段に連結
するｎ一ビット幅データ経路（ｎｂｉｔ　ｗｉｄｅ　ｄ
ａｔａ　ｐａｔｈｓ）及びアレイ　サボート手段をこの
アレイに連結するｍ−ビット幅データ経路（ｍ−ｂｉｔ
　ｗｉｄｅ　ｄａｔａ　ｐａｔｈ）を含み、このアレイ
サボート手段は、こ（７７ｎ−ビット　スカラ　プロセ
ッサ　レジスタをアレイとインタフェースするための手
段、及びこのｍ−ビット幅データ経路を介してアレイに
接続されたｍ−ビット幅エッジレジスタ（ｍ−ｂｉｔ　
ｗｉｄｅ　ｅｄｇｅ　ｒｅｇｉｓｔｅｒ）を含む。
上に述べた特許において開示されるような周知のプロセ
ッサ　アレイ　システムにおいては、スカラＭＣＵのサ
イズはアレイの諸元に合せられ、例えば、３２−ビット
　スカラＭＣＵは３２×３２プロセッサ　アレイととも
に使用される。このようにＭＣＵをアレイサイズに合せ
ることによって、ＭＣＵとアレイの間のインタフェース
の所でボトルネック（ｂｏｔｔｌｅｎｅｃｋｓ）が発生
しないことが保証され、また、システムの設計も、例え
ば、ＭＣＵの出力を処理するために適当な幅のレジスタ
がアレイからのエッジ　サイズ値を保持するのにも使用
できるという点で而単になる。
より大きな処理能力に対する要求に答えるため、最近の
製造技術にて可能となった高レベルの集積を利用してプ
ロセッサ　アレイにより多くの処理要素が提供される傾
向にある。例えば、３２×３２７レイのかわりに６４Ｘ
６４アレイが使用される時代となっている。個々のケー
スにおいて、ＭＣＵのサイズがより大きなアレイの幅に
合せるため対応してアンプグレードされる。典型的なプ
ロセソサ　アレイ　システムに対するオペレーティング
　システム及び殆んどのハードウエアは、さまざまなア
レイ　サイズに簡単に合せることができるが、ＭＣＵを
、例えば、３２−ビット　プロセソサから６４−ビット
　プロセソサに変えることは、困難で、時間及びコスト
がかかる作業である。それにもかかわらず、上に説明の
長所を確保し、太き《されたアレイの全ての潜在能力を
実現するためには、ＭＣＵを大きくすることが必要であ
ると考えられてきた。
我々は、適当なインタフェースを使用することによって
、拡張されたアレイが小さなＭＣＵによって制御でき、
例えば、３２−ビソト　スカラＭＣＵが６４Ｘ６４ビッ
ト　プロセッサ　アレイに対して使用できることを発見
した。ＭＣＵのサイズとアレイのサイズとを之のように
切り離すことはアレイ　サイズが変更された場合の設計
プロセスを大幅に簡素化し、また、製造業者にとって、
例えば、さまざまなアレイ　サイズを持つが共通のＭＣ
Ｕ設計及び共通のソフトウエアを備える広いレンジのシ
ステムを提供することが現実的となる。
好まし《は、ｍはｎの整数の倍数とされ、このスカラ　
プロセッサは、第１のモードにおいて、アレイの指定さ
れた行あるいは列にアドレスし、ｎ−ビット　レジスタ
の１つからの値がこの指定された行あるいは列のｎ個の
最下位ビット位置に書き込まれるように設計され、第２
のモードにおいては、このアレイの指定されたｎ−ビッ
ト語がアドレスされ、このｎ−ビット　レジスタの１つ
からの値がこの指定された語位置に書き込まれるように
設計されたアドレシング手段を持つ。
好まし《は、このアレイ　サボート手段をアレイに連結
するｍ−ビット幅データ経路は、パラレルに配列された
１つの最上位語ライン及び１つの最下位語ラインを含み
、また、このインタフェース手段は、その出力側がこの
最下位語ラインに接続されたＬＳ語ライン　ドライバ（
ＬＳｗａｒｄｌｉｎｅ　ｄｒｉｖｅｒ）、その出力側が
この最上位語ラインに接続されたＭＳ語ライン　ドライ
バ（　Ｍ　Ｓ　ｗａｒｄｌｉｎｅ　ｄｒｉνｅｒ）　、
及びその出力側がＭＳ語ラインドライバと共通に接続さ
れたゼロ拡張ライン　ドライバ（ｚｅｒｏ　ｅｘｔｅｎ
ｄ　ｄｒｉｖｅｒ）を含み、このスカラ　プロセッサが
行アドレシング　モードである場合、このＬＳ語ライン
　ドライバに加えて、ＭＳ語ライン　ドライバかゼロ拡
張ドライバのいずれかが起動され、それぞれ最下位語ラ
イン上の語を複製あるいはゼロ拡張する。
本発明のシステムを以下に図面を用いてより詳細に説明
する。
（実施例） プロセッサ　アレイ　システムは、プロセッサアレイ１
、スカラ制御ユニット（ＭＣＵ）２及びアレイ　サポー
ト　ユニット３を具備している。
アレイ　サポート　ユニット３はエッジ　レジスタＭＥ
及びインタフェース回路４を含有している。
プロセソサ　アレイは、複・数の単一ビット処理エレメ
ントの二次元アレイ及び第三のアドレス可能な次元の提
供する各処理エレメントに結合されるローカル　メモリ
　（ｌｏｃａｌ　ｓｔｏｒｅ）を具備している。このよ
うなアレイは、英国特許第１，４４５．７１４号に開示
されている。本実施例においては、アレイは６４Ｘ６４
の次元を持つ。これは各行及び列が　６４ビットの幅（
ｗｉｄｅ）を持つということである。
第３図に簡略的に示されるＭＣＵ２は命令の実行及びア
レイ１のアドレシングを制御する３２ビット　スカラ　
プロセッサを含む。この３２ビット　スカラ　プロセッ
サからの出力は３２−ビット幅のデータ　パスを介して
ＭＣＵレジスタに取られる。この例においては、１４個
のこのような汎用ＭＣＵレジスタが使用される。これら
レジスタはアドレス変更子あるいはコード格納リンク値
を保持し、ＭＣＵ演算あるいは論理関数に依存して動作
する。これらレジスタの内容はアレイサボート　ユニッ
ト３内のインタフェース回路４を介してこのアレイにあ
るいはこのアレイから伝送できる。
ＭＣＵ２内のデータ経路及びＭＣＵ２とアレイサポート
　ユニット３との間のデータ経路は３２ビット幅である
が、ア゜レイ　サポート　ユニット３からこのアレイへ
の経路は２つのパラレルの３２ビッ１・経路から成る６
４ビット幅である。エッジ　レジスタＭＥは６４−ビッ
ト幅のデータバス７を介してデータをアレイに供給ある
いはこれから受ける。エッジ　レジスタＭＥは１つの行
のデータの抽出及びこのアレイを通じてのこの行の複製
などの動作に使用される。アレイへのあるいはアレイか
らのデータのソースあるいは宛先として動作する以外の
エソジ　レジスタＭＥを巻き込む唯一の他の可能な動作
は、１位置のシフトあるいはＳＫＩＰ機能によるこの出
力のテストである。
汎用ＭＣＵレジスタと異なり、このエッジ　レジスタＭ
Ｅは変更子としては使用できない。ＭＣＵとエッジ　レ
ジスタＭＥとの間には直接のデータ経路が存在せず、従
って、ＭＥは１位置のシフト以外のＭＣＵ演算あるいは
論理動作の結果として指定された場合、未定義となる。
１位置のシフトの場合は、エッジ　レジスタＭＥはソー
ス及び宛先の両方となる。反対に、エッジ　レジスタＭ
ＥがＭＣＵ演算論理あるいはシフト動作に対するソース
　データとして指定された場合は、このＭＣＵ動作にて
使用されたデータは未定義となる。
アレイのアドレシングには２つの基本モードがある。省
略時解釈モード（ｄｅｆａｕｌｔ　ｍｏｄｅ）において
は、ＭＣＵはこのアレイの指定された行にアドレスする
。この６４ビット行を満すために、第１の方法では、Ｍ
ＣＵからの３２ビット　データ語が最上位終端の所で０
で拡張され、この指定された行に書き込まれ、１つの行
が生成される。ここで、この行は、第１図内のプロセッ
サ　アレイ１の行Ｒにみられるように、最初の半分はＯ
であり、残りの半分はＭＣＵによって供給された値を取
る。
第２の方法では、ＭＣＵからの３２ビット　データ語が
第３Ａ図に示されるようにこの行を満すために複製され
る。
もう１つの動作モードにおいては、１つの指定された行
内の個々の語がアドレスされる。この例においては、個
々の６４−ピント行が２つの３２−ビット語に分けられ
る。ＭＣＵレジスタからのデータはこのアレイの１つの
選択された語（つまり、行の一部あるいは列の一部）内
に書かれる。
エソジ　レジスタＭＥがデータのソースとして指定され
た場合は、このレジスタＭＥからの６４−ビット　デー
タ語が第３Ｂ図に示されるような方法でこの指定された
行あるいは列を満すためにアレイｌに書き込まれる。
エッジ　レジスタと同じように、ＭＣＵレジスタもデー
タを凹き込むための異なる方法を瞬釈アレイからデータ
を読み出すのにも対応する方法が存在する。データが省
略時解釈モードにて読まれた場合は、アレイからのエッ
ジ　サイズ　レスポンスの最下位語がＭＣＵに送られ、
このレスポンスの残りは破棄される。もう１つのモード
においては、指定された行あるいは列内の指定された語
アドレスからのビットがこのエッジ　サイズレスポンス
から選択され、ＭＣＵに送られ、従って、ここでもこの
レスポンスの残りは破棄される。
別の方法として、エッジ　レジスタＭＥが使用し、エッ
ジ　サイズ　レスポンスを全てこのレジスタに送ること
もできる。
任意の動作に対するデータの書込みあるいは読出しの適
当な方法はＭＣＵによって制御され、適当な制御信号が
ＭＣＵからアレイ　サボート　ユニソト３に送られる。
アレイ　サボート　ユニット３の詳細が第４図に示され
る。ドライバＤＩＤ７がインタフェース回路４内及びエ
ッジ　レジスタＭＥからの出力経路内に提供される。そ
の起動人力１０１−１０７の所の信号に応答して、個々
のドライバはその入力の所に提供される３２ビット　デ
ータ語を出力する。ドライバ１０５の場合は、このデー
タ入力は論理ゼロに固定される。
つまり、このドライバはＭＣＵからの３２ビット語をゼ
ロ拡張するのに使用される。ＭＣＵによってこれら起動
人力１０１−１０７に異なるアドレシング　モードのた
めに供給される制御信号が第１表に示される。
この好ましい実施態様においては、このプロセッサ　シ
ステムはホスト　プロセッサによってホスト接続ユニソ
ト（｝ｉｃＵ）を介して制御される。
ＨＣＵはこのアレイにアクセスでき、従って、このホス
トはこのアレイ　メモリにそれ自体のメモリの拡張とし
てアドレスすることができる。ＨＣＵはこのアレイに、
上に説明のＭＣＵレジスタによる指定された語からの書
込み及び読出しと類似する語アドレシング法を使用して
アドレスする。
従って、アレイ　バイト　アドレスのフォーマントは以
下のようになる。
１００Ａ　　Ａ八＾Ａ　　ＡＡＡＡ　　ＡＡＡＡ　　Ａ
ＡＡＡ　　ＡＡＡＩ　　ｒＩＩＩ　　Ｉ誓．．ここで、
Ａ＝アレイ　メモリ　ビソト　プレーンアドレス（ａｒ
ｒａｙ　ｓｔｏｒｅ　ｂｉｔ−ｐｌａｎｅ　ａｄｄｒｅ
ｓｓ）■＝アレイの行あるいは列番号 Ｗ＝行内語アドレス（ｗｏｒｄ−ｗｉｔｈｉｎ−ｒｏｗ
　ａｄｄｒｅｓｓ）であり、そして ”は未使用ビッ．ト位置、つまり、このハードウエアに
よってその値が無視されるビット位置を示す。
本発明は上では６４Ｘ６４ビット　アレイとの関連で説
明されたが、他のアレイサイズにも簡単に適用できる。
例えば、３２−ビット　スカラＭＣＵは１２８Ｘ１２８
アレイとも使用できる。Ｍアレイ　サボート　ユニット
３を修正することのみが要求．：．ｎ，る。つまり、６
４一ビット　レジスタを１２８−ビット　レジスタと交
換すること、及びＭＣＵレジスタとのインタフェースの
設計のみが要求される９　１つの行あるいは列内の個々
の語は、その行あるいは列内に２語のみでなく、４語が
あることを除いて、６４ビット　アレイに対する上の説
明と全《同様にアドレスできる。アレイ　アドレスは、
従って、以下の形式を持つ。
１八八Ａ　　ＡＡＡＡ　　ＡＡＡＡ　　ＡＡＡＡ　　Ａ
ＡＡＡ　　ＡＩＩＩ　　ＩＩＩＩ　　四．．ここで、欄
Ａ，Ｉ，Ｗは上に定義された意味を持つ。
【図面の簡単な説明】
第１図はプロセソサ　アレイ　システムのブロソク図で
あり、 第２図は第１図のプロセソサ　アレイ　システムを使用
するコンピュータの斜視ブロック図であり、 第３図はＭＣＵのデータフロー　ダイアグラムであり、
そして 第４図はアレイ　サボート　ユニットのダイアグラムで
ある。 第１表 〔主要部分の符号の説明〕 １・・・プロセソサ　アレイ ２・・・スカラ制御ユニット ３・・・アレイ　サポート　ユニ・ノト４・・・インタ
フェース回路 Ｄ，Ｊ．ｌｌｔｌＮＴ　　１７／Ｅ？／８Ｂ図面の浄書
（内容に変更なし） 〜．１． 〜．３Ａ・ 〜．３Ｂ． 口＝＝コロ＝＝コ ー乙４−４ ＝＝＝＝＝＝コ μ−１ｔ一一 アνイメ６ツ 手続補正書 （方式） 手続補正書 （方式） 平成ｌ年１２月４日 平成２年３月１２日

Claims (1)

  1. 【特許請求の範囲】 １、ｎ−ビットスカラプロセッサ（２）及 びｍｘｍ−ビットプロセッサアレイ （１）から成るプロセッサアレイシステ ムにおいて、ｍがｎがより大きく、該システムがさらに
    、アレイサポート手段（３）を 含み、該サポート手段が該スカラプロセッ サ（２）及び該プロセッサアレイ（１）と データを通信するように連結及び設計されることを特徴
    とするシステム。 ２、ｎ−ビットスカラプロセッサレジス タを該アレイサポート手段（３）に連結す るｎ−ビット幅データ経路及び該アレイサ ポート手段（３）を該アレイ（１）に連結するｍ−ビッ
    ト幅データ経路がさらに含まれ、該アレイサポート手段
    （３）が該ｎ−ビットスカラプロセッサレジスタを該ア
    レイに インタフェースする手段、及びｍ−ビット幅データ経路
    を介して該アレイに接続されたｍ−ビット幅エッジレジ
    スタ（ＭＥ）を含む ことを特徴とする請求項１記載のシステム。 ３、ｍがｎの整数の倍数であり、該スカラプロセッサ（
    ２）が行アドレシングモードの とき該アレイ（１）の指定された行あるいは列にアドレ
    スし、これら値が該ｎ−ビット レジスタの１つから該指定された行あるいは列のｎ−最
    下位ビット位置内に書き込まれるように設計され、また
    、語アドレシングモ ードのとき該アレイの指定されたｎ−ビット語にアドレ
    スし、これら値が該ｎ−ビット レジスタの１つから該指定された語位置に書き込まれる
    ように設計されたアドレシング手段を含むことを特徴と
    する請求項１又は２記載のシステム。 ４、該アレイサポート手段（３）を該アレイ（１）に連
    結する該ｍ−ビット幅データ経路がパラレルに配列され
    た最上位語ライン（ＭＳ）及び最下位語ライン（ＬＳ）
    を含み、該インタフェース手段がその出力側が該最下位
    語ラインに接続されたＬＳ語ラインドライ バ（Ｄ３）、その出力側が該最上位語ライン（ＭＳ）に
    接続されたＭＳ語ラインドライ バ（Ｄ４）、及び出力側が該ＭＳ語ライン ドライバと一緒に接続されたゼロ拡張ドライバ（Ｄ５）
    を含み、該スカラプロセッサが 行アドレシングモードにあるとき、該ＬＤ 語ラインドライバ（Ｄ３）に加えて、該Ｍ Ｓ語ラインドライバ（Ｄ４）あるいは該ゼ ロ拡張ドライバ（Ｄ５）のいずれかが起動され、それぞ
    れ該最下位語ライン（ＬＳ）上の語を複製あるいはゼロ
    拡張することを特徴とする請求項２に従属する請求項３
    記載のシステム。 ５、該アレイ（１）が個々の処理要素がローカルメモリ
    を持つ複数のシングルビット処 理要素から成り、該アレイがＳＩＭＤアーキテクチャー
    を採用することを特徴とする請求項１、２、３又は４に
    記載のシステム。
JP1220121A 1988-08-25 1989-08-25 プロセッサアレイシステム Pending JPH02236790A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB888820237A GB8820237D0 (en) 1988-08-25 1988-08-25 Processor array systems
GB8820237.9 1988-08-25

Publications (1)

Publication Number Publication Date
JPH02236790A true JPH02236790A (ja) 1990-09-19

Family

ID=10642723

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Application Number Title Priority Date Filing Date
JP1220121A Pending JPH02236790A (ja) 1988-08-25 1989-08-25 プロセッサアレイシステム

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US (1) US5150290A (ja)
EP (1) EP0357342B1 (ja)
JP (1) JPH02236790A (ja)
AT (1) ATE136381T1 (ja)
DE (1) DE68926136D1 (ja)
GB (1) GB8820237D0 (ja)

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