JPH02237038A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02237038A JPH02237038A JP1057292A JP5729289A JPH02237038A JP H02237038 A JPH02237038 A JP H02237038A JP 1057292 A JP1057292 A JP 1057292A JP 5729289 A JP5729289 A JP 5729289A JP H02237038 A JPH02237038 A JP H02237038A
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- JP
- Japan
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- channel
- transistor
- well
- channel stopper
- region
- Prior art date
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＭＯＳデバイスなどに適用して好適な半導体装
置に関する． ［従来の技術コ ＭＯＳデバイスはデッド・コピー（ＤＥＡＤ ＣＯＰＹ
）されることがある．それは、躍微鏡を使用して、その
表面形状を観察・解析し、回路を読み取ることによって
行われる． かかるデッド・コピーを防止する技術として、ＲＯＭの
分野ではコア（ＣＯＲＥ） ＲＯＭ技術が知られている
．これは、ドレイン及びソース形成後に所定のＭＯＳト
ランジスタのチャネル領域に不純物をイオン注入し、こ
の所定のＭＯＳ｝ランジス夕のスレッショルド電圧を高
め、これがトランジスタとして機能しないようにし、デ
ータ（コード）の書き込みを行うとするものである． 確かに、このコアＲＯＭ技術によれば、動作時における
ＭＯＳ｝ランジスタのオン、オフ状態は表面形状の観察
・解析によっては知ることができない．したがって、デ
ッド・コピーを有効に防止することができる． ［発明が解決しようとする課題］ しかしながら、かかるコアＲＯＭ技術においては、デー
タ書き込みのためのイオン注入工程が付加されることに
なり、その分、プロセスが複雑化し、価格の上昇を招く
という問題点があった．本発明は、かかる点にかんがみ
、ＲＯＭに限らず、プロセスを複雑化させることなく、
デッド・コピーの防止を図ることができるようにした半
導体装置を提供することを目的とする。
置に関する． ［従来の技術コ ＭＯＳデバイスはデッド・コピー（ＤＥＡＤ ＣＯＰＹ
）されることがある．それは、躍微鏡を使用して、その
表面形状を観察・解析し、回路を読み取ることによって
行われる． かかるデッド・コピーを防止する技術として、ＲＯＭの
分野ではコア（ＣＯＲＥ） ＲＯＭ技術が知られている
．これは、ドレイン及びソース形成後に所定のＭＯＳト
ランジスタのチャネル領域に不純物をイオン注入し、こ
の所定のＭＯＳ｝ランジス夕のスレッショルド電圧を高
め、これがトランジスタとして機能しないようにし、デ
ータ（コード）の書き込みを行うとするものである． 確かに、このコアＲＯＭ技術によれば、動作時における
ＭＯＳ｝ランジスタのオン、オフ状態は表面形状の観察
・解析によっては知ることができない．したがって、デ
ッド・コピーを有効に防止することができる． ［発明が解決しようとする課題］ しかしながら、かかるコアＲＯＭ技術においては、デー
タ書き込みのためのイオン注入工程が付加されることに
なり、その分、プロセスが複雑化し、価格の上昇を招く
という問題点があった．本発明は、かかる点にかんがみ
、ＲＯＭに限らず、プロセスを複雑化させることなく、
デッド・コピーの防止を図ることができるようにした半
導体装置を提供することを目的とする。
［課題を解決するための手段］
本発明による半導体装置は、チャネルストッパの注入又
はウェルによって配線又はチャネル領域を形成したもの
である． ［作用］ チャネルストッパを注入した事実や、ウェルの存在は、
外部からの観察・解析では、これを知ることができない
．したがって、チャネルストッパの注入又はウェルによ
って配線又はチャネル領域を形成する場合には、回路の
読み取りを不可能とする． なお、これらチャネルストッパの注入又はウェルによる
配線又はチャネル領域の形成は、通常工程であるチャネ
ルストップ領域形成工程及びウェル形成工程時に併せて
行うことができる．［実施例］ 以下、第１図ないし第５図を参照して、本発明の一実施
例につき、本発明をＮウェルＣＭＯＳデバイスに適用し
た場合を例にして説明する．第１図は隣接するＰ９拡散
配線１、２を接続する場合であって、この例では、Ｐ＋
拡散配線１、２間にチャネルストツパ《ボロンＢ》をイ
オン注入してチャネルストッパ注入領域３を形成し、こ
のチャネルストッパ注入領域３を介してＰ＋拡散配線１
、２を電気的に接続している． 第２図は隣接するＮ“拡散配線４、５を接続する場合で
あって、この例では、Ｎ＋拡散配線４、５間にＮウェル
６を形成し、このＮウェル６を介してＮ＋拡散配線４、
５を電気的に接続している．第３図は隣接するｐＭＯｓ
｝ランジスタ７、８を接続する場合であって、９、１０
、１１はそれぞれｐＭＯｓ｝ランジスタフのゲート、ド
レイン、ソース、１２、１３、１４はそれぞれｐＭＯｓ
トランジスタ８のゲート、ドレイン、ソースである．こ
の例では、ｐＭＯｓ｝ランジスタ７のソース１１とｐＭ
ｏＳトランジスタ８のドレイン１３との間にチャネルス
トッパをイオン注入してチャネルストッパ注入領域１５
を形成し、このチャネルストッパ注入領域１５を介して
ｐＭＯＳ｝ランジスタ７、８を，接続している． 第４図は隣接するｎＭＯｓ｝ランジスタ１６、１７を接
続する場合であって、１８、１９、２ｏはそれぞれｎＭ
Ｏｓ｝ランジスタ１６のゲート、ドレイン、ソース、２
１、２２、２３はそれぞれｎＭＯｓ｝ランジスタ１７の
ゲート、ドレイン、ソースである．この例では、ｎＭＯ
ｓ｝ランジスタ１６のソース２０とｎＭＯｓ｝ランジス
タ１７のドレイン２２との間にＮウェル２４を形成し、
このＮウェル２４を介してｎＭＯｓ｝ランジスタ１６、
１７を接続している． 第５図はデプリーション型のｎＭＯＳトランジスタ２５
を形成する場合であって、２６、２７、２８はそれぞれ
ｎＭＯｓ｝ランジスタ２５のゲート、ドレイン、ソース
である．この例では、チャネル領域にＮウェル２９を形
成することによってｎＭＯｓ｝ランジスタ２５のデプリ
ーション化を図っている． なお、チャネルストッパ注入領域３、１５及びＮウェル
６、２４、２９の形成はそれぞれ通常工程であるチャネ
ルストップ領域形成工程及びウェル形成工程時に併せて
行うことができる．また、チャネルストッパ注入領域３
、１５及びＮウェル６、２４、２９は表面形状を観察・
解析しただけでは、読み取ることができない．したがっ
て、本実施例によれば、製造プロセスを複雑化すること
なく、デッド・コピーの防止を図ることができる、とい
う効果がある．［発明の効果］ 本発明によれば、チャネルストッパの注入又はウェルに
よって配線又はチャネル領域を形成するという構成を採
用しているが、チャネルストッパを注入した事実やウェ
ルの存在は外部からの観察・解析では，これを知ること
ができず、また、これらチャネルストッパの注入又はウ
ェルによる配線又はチャネル領域の形成は、通常工程で
あるチャネルストップ領域形成工程及びウェル形成工程
時に併せて行うことができるので、製造プロセスを複雑
化させることなく、デッド・コピーの防止を図ることが
できる、という効果がある．
はウェルによって配線又はチャネル領域を形成したもの
である． ［作用］ チャネルストッパを注入した事実や、ウェルの存在は、
外部からの観察・解析では、これを知ることができない
．したがって、チャネルストッパの注入又はウェルによ
って配線又はチャネル領域を形成する場合には、回路の
読み取りを不可能とする． なお、これらチャネルストッパの注入又はウェルによる
配線又はチャネル領域の形成は、通常工程であるチャネ
ルストップ領域形成工程及びウェル形成工程時に併せて
行うことができる．［実施例］ 以下、第１図ないし第５図を参照して、本発明の一実施
例につき、本発明をＮウェルＣＭＯＳデバイスに適用し
た場合を例にして説明する．第１図は隣接するＰ９拡散
配線１、２を接続する場合であって、この例では、Ｐ＋
拡散配線１、２間にチャネルストツパ《ボロンＢ》をイ
オン注入してチャネルストッパ注入領域３を形成し、こ
のチャネルストッパ注入領域３を介してＰ＋拡散配線１
、２を電気的に接続している． 第２図は隣接するＮ“拡散配線４、５を接続する場合で
あって、この例では、Ｎ＋拡散配線４、５間にＮウェル
６を形成し、このＮウェル６を介してＮ＋拡散配線４、
５を電気的に接続している．第３図は隣接するｐＭＯｓ
｝ランジスタ７、８を接続する場合であって、９、１０
、１１はそれぞれｐＭＯｓ｝ランジスタフのゲート、ド
レイン、ソース、１２、１３、１４はそれぞれｐＭＯｓ
トランジスタ８のゲート、ドレイン、ソースである．こ
の例では、ｐＭＯｓ｝ランジスタ７のソース１１とｐＭ
ｏＳトランジスタ８のドレイン１３との間にチャネルス
トッパをイオン注入してチャネルストッパ注入領域１５
を形成し、このチャネルストッパ注入領域１５を介して
ｐＭＯＳ｝ランジスタ７、８を，接続している． 第４図は隣接するｎＭＯｓ｝ランジスタ１６、１７を接
続する場合であって、１８、１９、２ｏはそれぞれｎＭ
Ｏｓ｝ランジスタ１６のゲート、ドレイン、ソース、２
１、２２、２３はそれぞれｎＭＯｓ｝ランジスタ１７の
ゲート、ドレイン、ソースである．この例では、ｎＭＯ
ｓ｝ランジスタ１６のソース２０とｎＭＯｓ｝ランジス
タ１７のドレイン２２との間にＮウェル２４を形成し、
このＮウェル２４を介してｎＭＯｓ｝ランジスタ１６、
１７を接続している． 第５図はデプリーション型のｎＭＯＳトランジスタ２５
を形成する場合であって、２６、２７、２８はそれぞれ
ｎＭＯｓ｝ランジスタ２５のゲート、ドレイン、ソース
である．この例では、チャネル領域にＮウェル２９を形
成することによってｎＭＯｓ｝ランジスタ２５のデプリ
ーション化を図っている． なお、チャネルストッパ注入領域３、１５及びＮウェル
６、２４、２９の形成はそれぞれ通常工程であるチャネ
ルストップ領域形成工程及びウェル形成工程時に併せて
行うことができる．また、チャネルストッパ注入領域３
、１５及びＮウェル６、２４、２９は表面形状を観察・
解析しただけでは、読み取ることができない．したがっ
て、本実施例によれば、製造プロセスを複雑化すること
なく、デッド・コピーの防止を図ることができる、とい
う効果がある．［発明の効果］ 本発明によれば、チャネルストッパの注入又はウェルに
よって配線又はチャネル領域を形成するという構成を採
用しているが、チャネルストッパを注入した事実やウェ
ルの存在は外部からの観察・解析では，これを知ること
ができず、また、これらチャネルストッパの注入又はウ
ェルによる配線又はチャネル領域の形成は、通常工程で
あるチャネルストップ領域形成工程及びウェル形成工程
時に併せて行うことができるので、製造プロセスを複雑
化させることなく、デッド・コピーの防止を図ることが
できる、という効果がある．
第１図ないし第５図は本発明の一実施例を示す図であっ
て、第１図はＰ′″拡散配線間の接続状態を示す平面図
、第２図はＮ１拡散配線間の接続状態を示す平面図、第
３図はρＭＯＳ｝ランジスタ間の接続状態を示す平面図
、第４図はｎＭＯｓ｝ランジスタ間の接続状態を示す平
面図、第５図はデプリーション型のｎＭＯｓ｝ランジス
タを示す平面図である． １、２・・・Ｐ″拡散配線 ３・・・チャネルストッパ注入領域 ４、５・・・Ｎゝ拡散配線 ６・・・Ｎウェル ７、８・・・ｐＭＯｓ｝ランジスタ １５・・・チャネルストッパ注入領域 １６、１７・・・ｎＭＯｓ｝ランジスタ２４・・・Ｎウ
ェル 第１図 第３図 第２図 第４図 第５図
て、第１図はＰ′″拡散配線間の接続状態を示す平面図
、第２図はＮ１拡散配線間の接続状態を示す平面図、第
３図はρＭＯＳ｝ランジスタ間の接続状態を示す平面図
、第４図はｎＭＯｓ｝ランジスタ間の接続状態を示す平
面図、第５図はデプリーション型のｎＭＯｓ｝ランジス
タを示す平面図である． １、２・・・Ｐ″拡散配線 ３・・・チャネルストッパ注入領域 ４、５・・・Ｎゝ拡散配線 ６・・・Ｎウェル ７、８・・・ｐＭＯｓ｝ランジスタ １５・・・チャネルストッパ注入領域 １６、１７・・・ｎＭＯｓ｝ランジスタ２４・・・Ｎウ
ェル 第１図 第３図 第２図 第４図 第５図
Claims (1)
- チャネルストッパの注入又はウェルによって配線又は
チャネル領域を形成して成る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057292A JPH02237038A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057292A JPH02237038A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237038A true JPH02237038A (ja) | 1990-09-19 |
Family
ID=13051479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1057292A Pending JPH02237038A (ja) | 1989-03-09 | 1989-03-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237038A (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7242063B1 (en) | 2004-06-29 | 2007-07-10 | Hrl Laboratories, Llc | Symmetric non-intrusive and covert technique to render a transistor permanently non-operable |
| US7294935B2 (en) | 2001-01-24 | 2007-11-13 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide |
| US8168487B2 (en) | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
-
1989
- 1989-03-09 JP JP1057292A patent/JPH02237038A/ja active Pending
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