JPS60100463A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS60100463A JPS60100463A JP59205798A JP20579884A JPS60100463A JP S60100463 A JPS60100463 A JP S60100463A JP 59205798 A JP59205798 A JP 59205798A JP 20579884 A JP20579884 A JP 20579884A JP S60100463 A JPS60100463 A JP S60100463A
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- JP
- Japan
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- region
- semiconductor substrate
- conductivity type
- impurity
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、相補型ＭＯ８電界効果トランジスタ等の半導
体集積回路の製造方法に関するものである。
体集積回路の製造方法に関するものである。
相補ＭｌｉＭＯｆ３電界効果トランジスタは、同一チッ
プ内にＰチャンネル型とＮチャンネル型のそれぞれのＭ
Ｏ８Ｏ８電界効果トランジスタみ込んだものであシ、−
導電型半導体基板にこれとは反対導電型を有する領域を
半導体基板表面近傍に形成し、この領域内にＮ（又はＰ
）チャンネル型の、また−男手導体基板ＫＰＣ又はＮ）
チャンネル型のそれぞれのＭＯ８Ｏ８電界効果トランジ
スタそのソース領域及びドレイン領域とこのソース領域
とこのソース領域とドレイン領域の間のチャンネル領域
は、める距離をへだててソース領域およびドレイン領域
とは反対導電型の領域いわゆるチャンネルストッパーで
囲まれている。各ＭＯ８電界効果トランジスタのソース
・ドレイン間の耐圧は使用電源電圧以上を必要とするが
、多くの場合、各ＭＯ８Ｏ８電界効果トランジスタース
領域とドレイン領域との耐圧は十分大きいが、ソース領
域あるいはドレイン領域とチャンネルストッパー領域と
の耐圧が小さく、各ＭＯ８電界効果トランジスタの耐圧
は、ソース領域あるいはドレイン領域とチャンネルスト
ッパー領域間の距輪で決められている。従来の相補型Ｍ
Ｏ８電界効果トランジスタの製造方法では、ソース領域
あるいはドレイン領域とチャンネルストッパー領域間の
距離を正確に制御する事が難しく、各ＭＯ８電界効果ト
ランジスタの耐圧は大きなバラツキを示している。以下
に従来の製造方法について図面を用いて説明する。
プ内にＰチャンネル型とＮチャンネル型のそれぞれのＭ
Ｏ８Ｏ８電界効果トランジスタみ込んだものであシ、−
導電型半導体基板にこれとは反対導電型を有する領域を
半導体基板表面近傍に形成し、この領域内にＮ（又はＰ
）チャンネル型の、また−男手導体基板ＫＰＣ又はＮ）
チャンネル型のそれぞれのＭＯ８Ｏ８電界効果トランジ
スタそのソース領域及びドレイン領域とこのソース領域
とこのソース領域とドレイン領域の間のチャンネル領域
は、める距離をへだててソース領域およびドレイン領域
とは反対導電型の領域いわゆるチャンネルストッパーで
囲まれている。各ＭＯ８電界効果トランジスタのソース
・ドレイン間の耐圧は使用電源電圧以上を必要とするが
、多くの場合、各ＭＯ８Ｏ８電界効果トランジスタース
領域とドレイン領域との耐圧は十分大きいが、ソース領
域あるいはドレイン領域とチャンネルストッパー領域と
の耐圧が小さく、各ＭＯ８電界効果トランジスタの耐圧
は、ソース領域あるいはドレイン領域とチャンネルスト
ッパー領域間の距輪で決められている。従来の相補型Ｍ
Ｏ８電界効果トランジスタの製造方法では、ソース領域
あるいはドレイン領域とチャンネルストッパー領域間の
距離を正確に制御する事が難しく、各ＭＯ８電界効果ト
ランジスタの耐圧は大きなバラツキを示している。以下
に従来の製造方法について図面を用いて説明する。
第１図（ａ）に示すように、Ｎ（又はＰ）屋の半導体基
板１に（Ｐ又はＮ）型の限られた領域（ウェルと称する
）２を形成し、半導体基板１の表面をシリコン酸化膜３
を形成する。次に第１図すに示すようにＮ（又はＰ）屋
の半導体基板１内にＰ（又はＮ）屋チャンネルＭＯ８電
界効果トランジスタのソース領域４およびドレイン領域
５とクエ／Ｉ／２の表面の、一部に寄生効果ＭＯ８１１
Ｕ界効果トランジスタの発生を防ぐためのＰ（又はＮ）
盤のチャンネルストッパー領域６ｔ−ＰＣ又はＮ）型の
導電型を与える不純物を拡散して形成する。第１図（Ｃ
）にウェル２内にＮ（又はＰ）減チャンネルＭＯ８電界
効果ト２ンジスタのソース領域７およびドレイン領域８
と半導体基板ｌの一部にＮ（又はＰ）型のデャンネルス
トッパー領域９ｔ−形成する。第１図（ｄ）に示すよう
にゲート絶縁膜工０．ゲート電極１１．１１’、ソース
電極１２．１２’、ドレイン電極１３．１３’、−を形
成し、Ｐチャンネ／Ｉ／凰とＮチャンネル型とＮチャン
ネル里のそれぞれのＭＯ８電界効果トランジスタを形成
する。相補型ＭＯ８電界効果トランジスタにおいては、
各ＭＯ８ｉＯ８電界効果トランジスタは、ソース４．７
とドレイン５．８との間の耐圧は十分大きいがソース４
゜７およびドレイン５．８とチャンネルストッパー６．
９とのそれぞれの耐圧が小さい場合が多く、このソース
又はドレインとチャンネルストッパーとの耐圧で決めら
れる場合が多い。ところが、従来の製造方法に２−ては
Ｐ（又はＮ）屋の導電型を与える不純物を拡散法やイオ
ン注入法で形成する場合に、不純物が拡散又は注入され
てはならない部分には、保護マスクとしてシリコン酸化
膜や感光性樹脂薄膜を形成する。さらにＰ型不純物を拡
散又は注入する場合とＮ型不純物を拡散又鉱注入する場
合とでは第１図（ｂ）、 （ｃ）に示すように別個にソ
ース領域、ドレイン領域およびチャンネルストッパー領
域の拡散されるべき窓を明ける。そのためにソース領域
又はドレイン領域とチャンネルストッパー領域間の距離
を常に一定の距離を保つ事が非常に難しく、ソース領域
又はドレイン領域とチャンネル領域間のＰＮ接合の耐圧
は大きなバラツキを示し、使用電源電圧以下になる場合
が多い。
板１に（Ｐ又はＮ）型の限られた領域（ウェルと称する
）２を形成し、半導体基板１の表面をシリコン酸化膜３
を形成する。次に第１図すに示すようにＮ（又はＰ）屋
の半導体基板１内にＰ（又はＮ）屋チャンネルＭＯ８電
界効果トランジスタのソース領域４およびドレイン領域
５とクエ／Ｉ／２の表面の、一部に寄生効果ＭＯ８１１
Ｕ界効果トランジスタの発生を防ぐためのＰ（又はＮ）
盤のチャンネルストッパー領域６ｔ−ＰＣ又はＮ）型の
導電型を与える不純物を拡散して形成する。第１図（Ｃ
）にウェル２内にＮ（又はＰ）減チャンネルＭＯ８電界
効果ト２ンジスタのソース領域７およびドレイン領域８
と半導体基板ｌの一部にＮ（又はＰ）型のデャンネルス
トッパー領域９ｔ−形成する。第１図（ｄ）に示すよう
にゲート絶縁膜工０．ゲート電極１１．１１’、ソース
電極１２．１２’、ドレイン電極１３．１３’、−を形
成し、Ｐチャンネ／Ｉ／凰とＮチャンネル型とＮチャン
ネル里のそれぞれのＭＯ８電界効果トランジスタを形成
する。相補型ＭＯ８電界効果トランジスタにおいては、
各ＭＯ８ｉＯ８電界効果トランジスタは、ソース４．７
とドレイン５．８との間の耐圧は十分大きいがソース４
゜７およびドレイン５．８とチャンネルストッパー６．
９とのそれぞれの耐圧が小さい場合が多く、このソース
又はドレインとチャンネルストッパーとの耐圧で決めら
れる場合が多い。ところが、従来の製造方法に２−ては
Ｐ（又はＮ）屋の導電型を与える不純物を拡散法やイオ
ン注入法で形成する場合に、不純物が拡散又は注入され
てはならない部分には、保護マスクとしてシリコン酸化
膜や感光性樹脂薄膜を形成する。さらにＰ型不純物を拡
散又は注入する場合とＮ型不純物を拡散又鉱注入する場
合とでは第１図（ｂ）、 （ｃ）に示すように別個にソ
ース領域、ドレイン領域およびチャンネルストッパー領
域の拡散されるべき窓を明ける。そのためにソース領域
又はドレイン領域とチャンネルストッパー領域間の距離
を常に一定の距離を保つ事が非常に難しく、ソース領域
又はドレイン領域とチャンネル領域間のＰＮ接合の耐圧
は大きなバラツキを示し、使用電源電圧以下になる場合
が多い。
本発明は、上記の欠点のない半導体集積回路を容易に得
るためになされたものであプ、その特徴とするところは
、Ｐ屋不純物とＮ型不純物が拡散又はイオン注入される
べき領域の窓を同時に明け、その後一方の導電型の不純
物を全ての窓を通して拡散又は注入し、さらに他方の導
電型不純物が拡散又は注入されぬように所定の窓を保護
マスクで被い、残余の窓を通して他方の導電盤不純物を
先の拡散又は注入量よシも多量に拡散又は注入して他方
の導電型にする製造方法が得られた。
るためになされたものであプ、その特徴とするところは
、Ｐ屋不純物とＮ型不純物が拡散又はイオン注入される
べき領域の窓を同時に明け、その後一方の導電型の不純
物を全ての窓を通して拡散又は注入し、さらに他方の導
電型不純物が拡散又は注入されぬように所定の窓を保護
マスクで被い、残余の窓を通して他方の導電盤不純物を
先の拡散又は注入量よシも多量に拡散又は注入して他方
の導電型にする製造方法が得られた。
以下、不発ｆ！Ａヲ図面に従って詳細に説明する。
第２図（ａ）において、半導体基板としてＮ凰で不純物
濃度が１０ ” 〜１０ ”ａｎ−”の半導体基板ｌの
一部にＰ型で不純物濃度が１０” −１０１７傷−１の
限られた領域すなわちウェル２を半導体基板１の表面近
傍に形成し、シリコン酸化膜ヲ０８５〜１．５μ形成す
る。次に第２図（ｂ）において感光性樹脂膜を用いてＰ
型及びＮ型のそれぞれの導電Ｗを示す不純物を注入すべ
き部分のシリコン酸化膜を取シ除いて窓’ｃｈける。次
に半導体基板全面にリンをイオン注入法で５０〜１００
ＫｅＶに加速して１０１４〜１０ ”ａｎ−”だけ注入
すると、第２図（ｃ）のようＫＮｆｆｉ半導体領域１７
が形成される。次にＷ２Ｂ図（ｄ）に示すようにＰ星牛
導体領域となるべき領域の半導体基板１上の窓板外を感
光性樹脂膜１４で１〜３μの厚さで被う。次にｉｇ２図
（ｅ）に示すようにボロンをイオン注゛入法で２０〜８
０ＫｅＶで加速して１０１″〜１０”ｃＩＬ−”だけイ
オン注入し、前記イオン注入で形成され九ＮＷ半導体領
域１７６ｐｍ半導体領域１８に変えてソース領域４、ド
レイン領域５、チャンネルストッパー領域６を形成する
。その後注入した不純物の活性化のための高温熱処理を
９００〜１１００℃にて１０〜３０分間行なう工程、ゲ
ート絶縁膜を形成する工程、電極形成する工程を経て第
２図（ｆ）Ｋ示すような相補型ＭＯ８電界効果トランジ
スタを得る。この実施例によれば、マスク形成工程が少
なく、製造工程の短縮に効果がある。
濃度が１０ ” 〜１０ ”ａｎ−”の半導体基板ｌの
一部にＰ型で不純物濃度が１０” −１０１７傷−１の
限られた領域すなわちウェル２を半導体基板１の表面近
傍に形成し、シリコン酸化膜ヲ０８５〜１．５μ形成す
る。次に第２図（ｂ）において感光性樹脂膜を用いてＰ
型及びＮ型のそれぞれの導電Ｗを示す不純物を注入すべ
き部分のシリコン酸化膜を取シ除いて窓’ｃｈける。次
に半導体基板全面にリンをイオン注入法で５０〜１００
ＫｅＶに加速して１０１４〜１０ ”ａｎ−”だけ注入
すると、第２図（ｃ）のようＫＮｆｆｉ半導体領域１７
が形成される。次にＷ２Ｂ図（ｄ）に示すようにＰ星牛
導体領域となるべき領域の半導体基板１上の窓板外を感
光性樹脂膜１４で１〜３μの厚さで被う。次にｉｇ２図
（ｅ）に示すようにボロンをイオン注゛入法で２０〜８
０ＫｅＶで加速して１０１″〜１０”ｃＩＬ−”だけイ
オン注入し、前記イオン注入で形成され九ＮＷ半導体領
域１７６ｐｍ半導体領域１８に変えてソース領域４、ド
レイン領域５、チャンネルストッパー領域６を形成する
。その後注入した不純物の活性化のための高温熱処理を
９００〜１１００℃にて１０〜３０分間行なう工程、ゲ
ート絶縁膜を形成する工程、電極形成する工程を経て第
２図（ｆ）Ｋ示すような相補型ＭＯ８電界効果トランジ
スタを得る。この実施例によれば、マスク形成工程が少
なく、製造工程の短縮に効果がある。
以上のような本発明による製造方法によって得られる相
補塵ＭＯ８電界効果トランジスタは、耐圧が所望の値で
バラツキの少ない特徴のものが得られ、また工程の短縮
も可能であ夛、歩留の良いものが得られる。さらに本発
明は、単体素子はかシでなく集積回路の１要素として用
いられる事は言うに及ばない。
補塵ＭＯ８電界効果トランジスタは、耐圧が所望の値で
バラツキの少ない特徴のものが得られ、また工程の短縮
も可能であ夛、歩留の良いものが得られる。さらに本発
明は、単体素子はかシでなく集積回路の１要素として用
いられる事は言うに及ばない。
第１図（ａ）、伽）、 （（りおよび（ｄ）は、従来の
製造方法による製造工程での断面図であり、第２図（ａ
）、 （ｂ）。 （ｅ）、 （ｄ）、 （ｅ）および（ｆ）は、本発明の
一実施例による製造工程での断面図である。 ｌ・・・−導電型中導体基板、２・・・該基板とは逆導
電型の限られた領域、３・・・シリコン酸化膜、４゜７
・・・ソース領域、５．８−・・ドレイン領域、６．９
・・・はチャンネルストッパー領域、１０・・・ゲート
絶縁膜、１１．１１’・・・ゲート電極、 １２．１２
’・・・ソース電極、１３．１３’・・・ドレイン電極
、１４・・・感光性樹脂膜、１７・・・Ｎ型領域。 、パン、 代理人 弁理士 内 原 唇 、、） 第１薗 ￥；２区
製造方法による製造工程での断面図であり、第２図（ａ
）、 （ｂ）。 （ｅ）、 （ｄ）、 （ｅ）および（ｆ）は、本発明の
一実施例による製造工程での断面図である。 ｌ・・・−導電型中導体基板、２・・・該基板とは逆導
電型の限られた領域、３・・・シリコン酸化膜、４゜７
・・・ソース領域、５．８−・・ドレイン領域、６．９
・・・はチャンネルストッパー領域、１０・・・ゲート
絶縁膜、１１．１１’・・・ゲート電極、 １２．１２
’・・・ソース電極、１３．１３’・・・ドレイン電極
、１４・・・感光性樹脂膜、１７・・・Ｎ型領域。 、パン、 代理人 弁理士 内 原 唇 、、） 第１薗 ￥；２区
Claims (1)
- 一導電型の半導体基板の表面近傍に該半導体基板とは逆
導電型の限られた領域を形成する工程と、該半導体基板
全面に絶縁膜を形成し、該半導体基板表面上の該絶縁膜
に相違なる導電型を与える不純物を該半導体基板にそれ
ぞれ導入するための窓を同時にあける工程と、所定の導
電型とを与える不純物を該絶縁膜の窓を通して前記半導
体基板に一様に導入する工程と、該絶縁膜の窓のうち前
記所定の導電型領域をその下に形成すべき窓を被い、残
余の窓を通して前記所定の導電部とは逆の導電型の不純
物を前記半導体基板に先に導入された所定の導電型不純
物よシ多量に導入してそこに前記逆の導電型で高不純物
濃度の領域を形成する工程とを有することは特徴とする
半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205798A JPS60100463A (ja) | 1984-10-01 | 1984-10-01 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205798A JPS60100463A (ja) | 1984-10-01 | 1984-10-01 | 半導体集積回路の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50023182A Division JPS5197388A (en) | 1975-02-24 | 1975-02-24 | Sohogata mos denkaikokatoranjisutanoseizohoho |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60100463A true JPS60100463A (ja) | 1985-06-04 |
Family
ID=16512858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59205798A Pending JPS60100463A (ja) | 1984-10-01 | 1984-10-01 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60100463A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4936357A (ja) * | 1972-08-07 | 1974-04-04 | ||
| JPS5728445A (en) * | 1980-06-16 | 1982-02-16 | Licentia Gmbh | Pcm signal processing and transmitting device |
| JPS5832448A (ja) * | 1982-02-24 | 1983-02-25 | Nec Corp | 相補型ｍｏｓ電界効果トランジスタの製造方法 |
| JPS6359547A (ja) * | 1986-08-29 | 1988-03-15 | Mitsubishi Electric Corp | サ−マルヘツドの取付装置 |
-
1984
- 1984-10-01 JP JP59205798A patent/JPS60100463A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4936357A (ja) * | 1972-08-07 | 1974-04-04 | ||
| JPS5728445A (en) * | 1980-06-16 | 1982-02-16 | Licentia Gmbh | Pcm signal processing and transmitting device |
| JPS5832448A (ja) * | 1982-02-24 | 1983-02-25 | Nec Corp | 相補型ｍｏｓ電界効果トランジスタの製造方法 |
| JPS6359547A (ja) * | 1986-08-29 | 1988-03-15 | Mitsubishi Electric Corp | サ−マルヘツドの取付装置 |
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