JPS60769A

JPS60769A - 半導体メモリの製造方法

Info

Publication number: JPS60769A
Application number: JP58107675A
Authority: JP
Inventors: Yoshio Sakai; 芳男酒井; Akira Nagai; 亮永井; Shuichi Yamamoto; 秀一山本; Tetsuya Hayashida; 哲哉林田; Hideo Nakamura; 英夫中村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-06-17
Filing date: 1983-06-17
Publication date: 1985-01-05
Anticipated expiration: 2009-04-06
Also published as: JPH0626246B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は半導体メモリに関し詳しくは、高集積度かつ高
速読出しの可能な、読出し専用メモリ（Ｒｅａｄ　Ｑｎ
　Ｄ’　Ｍｅｍｏｒｙ、以下、ＲＯＭと記す）に関する
。

〔発明の背景〕

ＲＯＭは、１個のＭＯＳトランジスタを、メモリ１ピッ
ト分として使用するため、ビット当シの構成素子数が、
各種メモリのうちで最も少なく、高集積化に適している
。

また、デバイスの配置構成が規則的であるため、ＬＳＩ
の設計工数が少ない、という利点も有してｉシ高集積マ
イクロコンピュータ−の論理構成などに、広く用いられ
ている。

したがって、ＲＯＭの各ピントを構成するメモリセルの
所要面積を低減して、寄生容量や抵抗を減少させること
ができれば、ＬＳＩの高集積化や高速化に、極めて有効
であることは、明らかである。

上記ＲＯＭのメモリセルへのメモリ情報書き込みには、
種々の方法があるが、高集積ＲＯＭの製造工程の最終に
近い工程において書き込むほど、所要製造時間およびメ
モリ情報が書き込まれたＲＯＭのデパックに要する時間
が短かくなシ、好ましい。

すなわち、ＲＯＭを完成に近い状態にまで形成しておき
、メモリ情報の書き込みを、最終もしくは最終に近い工
程で行なうことにより、短時間でＲＯＭを完成できる。

しかし、従来のＲ，ＯＭにおいては、ＭＯＳトランジス
タのゲート電極の下に薄い酸化膜を形成するか、あるい
は、厚い酸化膜を形成するかによって、メモリ情報の書
き込みが行なわれていた。このような書き込みは、ＲＯ
Ｍ製造の初期の工程において行なわれるので、製造やデ
パックに要する時間が長いという問題があった。

また、メモリセルの所要面積を増加させることなしに、
メモリ情報の書き込みを行なうことのできる　集積密度
の高いＲＯＭが強く要望されていた。

〔発明の目的〕

本発明の目的は、上記従来の問題を解決し、最終もしく
は最終に近い工程で、メモリ情報を書き込むことができ
、かつ、高い集積度の可能な半導体メモリを提供するこ
とである。

〔発明の概要〕

上記目的を達成するため、本発明は、′ｆＬＯＭのメモ
リセルを構成するＭＯＳトランジスタの、ソース、ドレ
イン領域をゲート領域から分離し、両者の間の分離領域
に、上記ソース、ドレイン領域と同一もしくは逆の導電
形を有する不純物領域を形成することによシ、情報の書
き込みを行なうものである。

〔発明の実施例〕

実施例１本発明にかかるＲＯＭメモリセルの断面構造を、第１図
および第２図に示した。ゲート電極と基板の間に絶縁膜
が存在することはいうまでもないが、理解を容易にする
ため、各図面はいずれも模式的に示してあシ、また、ゲ
ート絶縁膜など本発明の説明に直接関係のない部分は図
示を省略しである。

第１図および第２図から明らかなように、鯨オトランジ
スタのソース、ドレイン１．２および７゜８は、それぞ
れゲート６および１２と分離され、ソース、ドレイン領
域１，２，７．８と同じ導電形を持った領域３，４もし
くは異なる領域を持った領域９．ｌＯが、それぞれ、ゲ
ー）６．１２とソース、ドレイン１，２，７．８の間の
分離域に形成されている。

第１図に示したように、上記分離領域に形成された不純
物領域３，４が、ソース、１，２と同じ導電形を有して
いる場合は、ゲート電極６に電圧を印加することによっ
て、ソース、ドレイン１゜２間に電流が流れる。

一方、第２図に示したように、分離領域に形成されてい
る不純物領域９．１０の導電形が、ソース、ドレイン７
．８と異なる基板１１と同じである場合は、ゲート電極
１２に電圧を印加しても、電流は流れない。

しンｔがって、本発明にがかるＲ、ＯＭにおいては、ノ
ース、ドレイン領域とゲート領域の間の分離領域に形成
される不純物領域の導電形の種類を選定することによっ
て、メモリ情報の書き込みが行なわれる。

このような不純物領域の形成による情報の書込みは、後
記のように、ＲＯＭ製造の際の後半の工程において行な
うことができるので、デバイスの製造やデバッグに要す
る時間を、著るしく短縮することが可能である。

さらに、第３図に示した平面構造から明らかなように、
ソース、ドレイン領域１３．１４とゲート電極１５との
間に形成されているメメモリ情報書込み領域１６．１７
は、製造プロセスの許せる限り小さくできるので、プロ
セス上達成できる最小加工寸法でメモリセルを形成する
乞とが可能である。

そのため、極めて高い集積密度を達成できるととは勿論
、寄生容量や寄生抵抗も低下し、高速化も可能である。

実施例２第４図は、本発明にかかるＲＯＭに、メモリ情報を書き
込む方法の一例を示し、１チヤネル形のＲＯＭに適用し
た場合の例である。

まず、第４図（ａ）に示すように、不純物濃度ｌ　Ｑ”
　〜１０”　”　ｃｍ−”を有するｎ影領域２２．２３
が、両者の間に介在するように　ｎ　ｌｉ形ソース、ド
レイン領域１９．２０とゲート電極２１を形成する。

メモリ情報を書き込むべきＲＯＭセルのＭＯＳトランジ
スターのみの、上記ｎ影領域２２．２３に、イオン打込
み法など周知の手段を用いて、ｐ形不純物を導入し、第
４図（ｂ）に示すように、不純物濃度１０′６〜ｉ　ｏ
”　ｃｒｎ−”のｐ影領域２４．２５を形成した。

なお、上記ｐ形不純物の導入を、ゲート電極２１とフィ
ールド酸化膜２８をマスクに用いたイオン打込みによっ
て、ソース、ドレイン領域１９゜２０よシ深く行なうと
、第４図（Ｃ）に示したような構造のＲＯＭが形成され
る。

実施例３第５図に、本発明にかかるＲＯＭにメモリ情報を書込む
他の方法を示す。

まず、第５図（ａ）に示したように、Ｐ８’基板１８の
表面領域内に、ｎ０形ソース、ドレイン領域１９．２０
をゲート領域２１がら離間して形成しておく。メモリ情
報を書込むべきＲＯＭセルのＭＯＳ）ランジスタの、ソ
ース、ドレイン領域１９．２０とゲート電極２１との間
の領域に、ｎ形不純物を１０′６〜１０１′導入して、
第５図（ｂ）に示すように、ｎ影領域２９．３０を形成
した。

第５図（ａ）に示したＭＯＳ）ランジスタは、ゲート電
極２１に電圧を印加しても、ソース、ドレイン１９．２
０間に流れない。しかし、第５図（ｂ）に示シたＭＯＳ
）ランジスタの場合は、電極２に電圧を印加することに
よって、ソース、ドレイン１９．２０間に電流が流れる
ので、流れる電流の有無によって、書込まれた情報を検
出できる。

実施例４第６図に本発明の他の実施例を示す。

電極２１を介して、ｐ形Ｓｉ基板１８の露出された部分
にｎ形イオン３２を打込み、ｎ４形ソース、ドレイン領
域１９．２０を形成する。

得られたＭＯＳ）ランジスタは、ソース、ト°レイン領
域１９．２０の端部がゲート領域に接しているので、ゲ
ート電極２１に電圧を印加すると、ソース、ドレイン領
域１９．２０間に電流が流れる。

しかし、第６図（ｂ）に示したように、イオン打込み時
に用いるマスク３１がゲート電極２１の側部をも覆うよ
うにすると、ソース、ドレイン領域１９’　、２０’と
ゲート領域は離間するので、この場合は、ゲート電極２
１に電圧を印加しても、ソース、ドレイン領域１９’　
、２０’間に電流は洩れない。

すなわち、本実施例では、イオン打込み時におけるマス
クのパターンを変えるのみで、メモリ情報を容易に書き
込むことができる。

実施例５本実施例は、メモリ情報が書き込まれる領域が、マスク
合わせ工程ではなく、自己整合的に形成される例を示す
。

まず、第７図（ａ）に示すように、ゲート電極２１をマ
スクに用いてｎ形不純物をｐ形Ｓｉ基板１８の表面領域
にイオン打込みし、ソース、ドレイン領域３３．３４を
形成した。

つぎに、第７図（ｂ）に示すように、厚さ０．５〜１．
５μｍ程度のホトレジスト膜もしくは絶縁膜３５を全面
に被着した後、たとえば、反応性スパッタリングなど、
異方性エツチングを行なう。

このようにすると、第７図（Ｃ）に示したように、上記
ホトレグシストまたは絶縁膜３６のうち、ゲート電極２
１側部の厚い部分を残して、他の部分は除去される。こ
の状態′でｎ形不純物を１０′６〜１０”　ｏｎ−”イ
オン打込みして、ｎ１形ソース、ドレイン領域３７．３
８を形成する。

ケート電極２１の側部に残った上記ホトレジストまたは
絶縁膜３８を除去すれば　ｎ′″形ソース、ドレイン領
域とゲート電極、２１の間に、ｎ形不純物領域３３．３
４を有するＭＯＳ）ランジスタが形成される。

情報を書き込むには、ゲート電極２１をマスクに用いて
、ｐ形不純物を打込み、ｎ影領域３３゜３４を補償し、
第７図（ｄ）に示すように、不純物濃度１０”　〜１０
’　ｃｍ−”のｐ影領域３９．４０を形成すればよい。

このようにすれば、ゲート電極２１に電圧を印加しても
、ソース、ドレイン３７．３８間に電流が流れることは
なく、情報書き込みの有無が検出できる。

また、メモリ情報が書き込まれる不純物領域３９．４０
は自己整合的に形成され、マスク合わせ工程が不要であ
るため、ＲＯＭメモリセルの所要面積の低下と集積度の
向上が達成される。

実施例６上記実施例５において、ｎ影領域３３．３４を形成する
ことなく、ゲート電極２１の側部にホトレジストまたは
絶縁膜３６を残すようにしてイオン打込みを行ない、ゲ
ート２１から離れたｎ０形領域３７．３８を形成しても
よい。

このようにすれば、第７図（ｄ）において示した情報書
き込みのためのｐ影領域３９．４０の形成を省略するこ
とが可能である。

実施例７本発明の他の実施例を第８図に示す。

第８図（ωに示すように　ｎ＋形ソース、ドレイン領域
１９．２０およびゲート電極２１などを形成した後、シ
んなどｎ形不純物を含むＰＥＧ　（，９んガラス）など
絶縁膜４１を全面に形成する。

第８図（ｂ）に示すように、ＣＯ２レーザーなど、上記
絶縁膜４１が吸収できるビーム４２を照射し、絶縁膜４
１内の不純物を、基板１８内に拡散して、ｎ形不純物領
域４３．４４を形成する。なお、絶縁膜４１・を加熱す
るかわりに、基板１８を加熱して、上記ｎ形不純物の拡
散を行なってもよい。

本実施例の特長は、メモリ情報の書き込みを、ＲＯＭ製
造の最終段階において行なえることであり、ＲＯＭ製造
に要する時間が大幅に節減される。

〔発明の効果〕

上記説明から明らかなように、本発明によれば、所要面
積の小さなＲＯＭが実現され、高集積化と高速化が可能
になった。

また、メモリ情報の書き込みを、ＲＯＭの製造工程の最
終もしくは最終に近い段階において行なうことができる
ので、ＲＯＭの製造およびデバッグに要する時間を、大
幅に短縮することができる。

本発明は、上記実施例に限定されるものではなく、種々
な変形が可能であることは、いうまでもない。

たとえば、本発明は、シリコン基板内に形成されたｎチ
ャネルＭＯ８）ランジスタのみではなく、ｐチャネルＭ
Ｏ８）ランジスタ、ｓｏｓ　（ＳｉｌｉｃｏｎＯ”　Ｓ
　ａｐｐｈ　ｉ　ｒｅ　）もしくはＳ　ＯＩ　（５ｉｌ
ｉｃｏｎ　ｏｎり℃ ■＃５ｕｌａｔｏｒ　）構造のデバイス、あるいはＧａ
Ａｓなどの化合物半導体を基板としたデバイスＶこも、
適用できる。

また、プログラマブルロジック（ＰＬＡ）やＬＳＩの欠
陥救済回路にも応用できるなど、得られる利益は極めて
太きい。

【図面の簡単な説明】

第１図乃至第３図は、本発明の詳細な説明するための図
、第４図乃至第８図は、それぞれ本発明の異なる実施例
を説明するための図である。１．２，７，８，１３，１４，１９，２０，３７゜３８
・・・ソース、ドレイン領域、３，４，１６゜１７．２
２，２３，２９，３０，３３，３４゜４３．４４・・・
ｎ影領域、９，１０，２４，２５゜２６．２７，３９．
４０・・・ｐ影領域、５，１１゜１８・・・ｐ形シリコ
ン基板、６，１２，１５．２１・・・ゲート電極、３１
，３５，３６・・・マスク、２８・・・フィールド絶縁
膜、４１・・・ＰＥＧ膜、３２・・・ｎ箭″５　図箭　５　図（η）（シン１〜　乙　図（良う第　７ＣＩ−）（Ｃ）子（θ−）１（ｒｔ）図（ｂ）手続補正書事件の表示昭和５８　年特許願第１０７６７５　号発明の名称半導体メモリ補正をする者事件との関係　特許出願人称　＜５ｃａ）株式会月　口　立袈イ乍　所代　理　人補正の対象明細書の「発明の詳細な説明」の桔輸→≠舎呵←喀補正の内容１、本願明細書第８貞第６行「電極２」を「電極２１」
に訂正す５る。２、同上書第１０頁第１７〜１９行「第７図（ｄｌに示
すように・・・・イればよ−・。」を「第７幽（ｄｌＫ
示・よい。」に訂正する。

Claims

【特許請求の範囲】

半導体基板上に絶縁膜を介して形成されたゲート電極と
、上記半導体基板の表面領域内にゲート領域から離間し
て形成されたソース、ドレイン領域を少なくともそなえ
、上記ゲート領域と上記ソース、ドレイン領域の間に、
上記ソース、ドレイン領域に接してＪ構成された不純物
領域の導電形の種類もしくは上記不純物領域の有無によ
って情報の書込みが行なわれること、〆＄７７、〆＄Ｉ
＃を特徴とする半導体メモリ。