JPH02237074A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPH02237074A JPH02237074A JP5713389A JP5713389A JPH02237074A JP H02237074 A JPH02237074 A JP H02237074A JP 5713389 A JP5713389 A JP 5713389A JP 5713389 A JP5713389 A JP 5713389A JP H02237074 A JPH02237074 A JP H02237074A
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- Japan
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- film
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）′
本発明は、ＭＯＳ型半導体装置に関する。
（従来の技術）
ＭＯＳ型半導体装置のソース・ドレイン領域を低抵抗化
する方法として、従来サリサイド（Ｓｅｌｒ−Ａｌｉｇ
ｎｅｄ Ｓ１１１ｃ１ｄｅ ）という方法がある。
する方法として、従来サリサイド（Ｓｅｌｒ−Ａｌｉｇ
ｎｅｄ Ｓ１１１ｃ１ｄｅ ）という方法がある。
このサリサイドプロセスで製造したＭＯＳ｝ランジスタ
の一例を第２図に示す。この第２図からわかるように、
ソース・ドレイン領域（拡散層）１及びゲート電極２の
上面にチタンシリサイド（引き出し電極）３ａ，３ｂが
形成されている。ソース・ドレイン拡散層１とチタンシ
リサイド３ａとについてみれば、ソースφドレイン拡散
層１は、ジャンクションリーク等を低減するため、チタ
ンシリサイド３ａを十分に覆うように予め形成しておく
必要がある。
の一例を第２図に示す。この第２図からわかるように、
ソース・ドレイン領域（拡散層）１及びゲート電極２の
上面にチタンシリサイド（引き出し電極）３ａ，３ｂが
形成されている。ソース・ドレイン拡散層１とチタンシ
リサイド３ａとについてみれば、ソースφドレイン拡散
層１は、ジャンクションリーク等を低減するため、チタ
ンシリサイド３ａを十分に覆うように予め形成しておく
必要がある。
（発明が解決しようとする課題）
゛従来のサリサイドプロセスを用いる場合には、上述の
ように、ソース・ドレイン拡散層をチタンシリサイドを
十分に覆うように形成しておく必要がある。チタンシリ
サイドを形成するに当り、金属チタンを基板の素子領域
の全表面に被着し、その後に熱処理してチタンシリサイ
ドを形成するという方法を用いる場合には、シリサイデ
ーションする過程でシリコン表面がくわれてしまい、基
板を削るかたちにチタンシリサイドが形成される。
ように、ソース・ドレイン拡散層をチタンシリサイドを
十分に覆うように形成しておく必要がある。チタンシリ
サイドを形成するに当り、金属チタンを基板の素子領域
の全表面に被着し、その後に熱処理してチタンシリサイ
ドを形成するという方法を用いる場合には、シリサイデ
ーションする過程でシリコン表面がくわれてしまい、基
板を削るかたちにチタンシリサイドが形成される。
つまり、ソース・ドレイン拡散層についてみれば、ソー
ス・ドレイン拡散層内にその表面から内部にかけて、チ
タンシリサイドが形成されることになる。そのため、上
記のようなサリサイドプロセスを用いる場合には、ソー
ス・ドレイン領域（拡散層）の深さを予め十分に深くし
ておく必要がある。
ス・ドレイン拡散層内にその表面から内部にかけて、チ
タンシリサイドが形成されることになる。そのため、上
記のようなサリサイドプロセスを用いる場合には、ソー
ス・ドレイン領域（拡散層）の深さを予め十分に深くし
ておく必要がある。
これに対し、ソース・ドレイン領域の拡散層深さは、素
子の特性に大きな影響を与えるものであり、且つ素子を
微細化するに当っては上記深さを浅くする必要がある。
子の特性に大きな影響を与えるものであり、且つ素子を
微細化するに当っては上記深さを浅くする必要がある。
従って、従来のサリサイドプロセスを用いつつも素子を
微細化するのは実際上困難である。
微細化するのは実際上困難である。
本発明は、上記に鑑みてなされたもので、その目的は、
サリサイドプロセスを用いつつも微細化可能な構造のＭ
ＯＳ型半導体装置を提供することにある。
サリサイドプロセスを用いつつも微細化可能な構造のＭ
ＯＳ型半導体装置を提供することにある。
（課題を解決するための手段）
本発明のＭＯＳ型半導体装置は、絶縁物基板上に形成さ
れたＭＯＳ型半導体装置において、前記絶縁物基板上に
その基板に接した状態に形成されたチャネル領域、ソー
ス・ドレイン領域及び引き出し電極を備え、 前記チャネル領域の両側にそれぞれ前記ソース・ドレイ
ン領域が互いに接した状態に設けられ、前記各ソース・
ドレイン領域のさらに外側にそれぞれ前記引き出し電極
が互いに接した状態に設けられているものとして構成さ
れる。
れたＭＯＳ型半導体装置において、前記絶縁物基板上に
その基板に接した状態に形成されたチャネル領域、ソー
ス・ドレイン領域及び引き出し電極を備え、 前記チャネル領域の両側にそれぞれ前記ソース・ドレイ
ン領域が互いに接した状態に設けられ、前記各ソース・
ドレイン領域のさらに外側にそれぞれ前記引き出し電極
が互いに接した状態に設けられているものとして構成さ
れる。
前記引き出し電極としては、高融点金属の珪化物を用い
ることができる。
ることができる。
（作 用）
チャネル領域、ソース・ドレイン領域及び引き出し電極
は全て同一平面上にほぼ同一厚さのものとして形成され
ている。さらに、それらは、中央にチャネル領域、その
外側に順次ソース・ドレイン領域及び引き出し電極が形
成されている。即ち、引き出し電極は、ソース・ドレイ
ン電極の表面部分にそのソース・ドレイン電極の厚さの
一部を削る形には、形成されていない。従クて、ソース
・ドレイン領域を形成するに当り、引き出し電極によっ
てくわれる厚さを予め考慮した厚さのものとして、つま
りソース・ドレイン領域の厚さとして真に必要な厚さに
引き出し電極の厚さを加えた厚さのものとして、ソース
・ドレイン領域を形成する必要はない。即ち、ソース・
ドレイン領域の厚さを薄いものとして構成すればよい。
は全て同一平面上にほぼ同一厚さのものとして形成され
ている。さらに、それらは、中央にチャネル領域、その
外側に順次ソース・ドレイン領域及び引き出し電極が形
成されている。即ち、引き出し電極は、ソース・ドレイ
ン電極の表面部分にそのソース・ドレイン電極の厚さの
一部を削る形には、形成されていない。従クて、ソース
・ドレイン領域を形成するに当り、引き出し電極によっ
てくわれる厚さを予め考慮した厚さのものとして、つま
りソース・ドレイン領域の厚さとして真に必要な厚さに
引き出し電極の厚さを加えた厚さのものとして、ソース
・ドレイン領域を形成する必要はない。即ち、ソース・
ドレイン領域の厚さを薄いものとして構成すればよい。
よって、この装置をたとえサリサイドプロセスによって
製造するにしても、微細化が可能となる。
製造するにしても、微細化が可能となる。
（実施ｆ！４）
本発明の一実施例におけるＭＯＳ｝ランジスタの製造工
程を第１図（ａ）〜（ｃ）を参照しつつ説明する。
程を第１図（ａ）〜（ｃ）を参照しつつ説明する。
第１図（ａ）からわかるように、絶縁物基板１１上に厚
さＴの半導体薄膜（単結晶シリコン薄膜）１２を形成し
たウェハー１０を準備する。このウェハー１０はＳ Ｏ
Ｓ （Ｓ１１１ｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ ）
基板であっても、電子ビーム等で単結晶化したＳ Ｏ
Ｉ （Ｓ１１ｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基
板であってもかまわない。
さＴの半導体薄膜（単結晶シリコン薄膜）１２を形成し
たウェハー１０を準備する。このウェハー１０はＳ Ｏ
Ｓ （Ｓ１１１ｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ ）
基板であっても、電子ビーム等で単結晶化したＳ Ｏ
Ｉ （Ｓ１１ｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基
板であってもかまわない。
次に、第１図（ｂ）からわかるように、第１図（ａ）の
ウェハー１０を用いて、通常のＭＯＳ｝ランジスタを製
造する。即ち、フィールド酸化膜１３．１３の内側にソ
ース・ドレイン領域（拡散層）１４．１４及びチャネル
領域１５を有し、これらの上方にゲート酸化膜１６及び
ゲート電極１７を有し、さらにこれらの両側方に絶縁膜
１８，１８を有する。このＭＯＳ｝ランジスタの素子特
性をより向上させるには、ＭＯＳトランジスタのチャネ
ル領域の濃度を十分薄く、例えば、素子の動作状態にお
いて十分に基板２１の近くまで反転する程度に薄くして
おくのが望ましい。このようなＭＯＳ｝ランジスタを形
成後、その上に、厚さｔのチタン膜２１をスパッタリン
グ等によって被看する。ここで、半導体薄膜１２の厚さ
Ｔと、チタン膜２１の厚さｔとは、ｔ≧Ｔなる関係を満
すようにする。
ウェハー１０を用いて、通常のＭＯＳ｝ランジスタを製
造する。即ち、フィールド酸化膜１３．１３の内側にソ
ース・ドレイン領域（拡散層）１４．１４及びチャネル
領域１５を有し、これらの上方にゲート酸化膜１６及び
ゲート電極１７を有し、さらにこれらの両側方に絶縁膜
１８，１８を有する。このＭＯＳ｝ランジスタの素子特
性をより向上させるには、ＭＯＳトランジスタのチャネ
ル領域の濃度を十分薄く、例えば、素子の動作状態にお
いて十分に基板２１の近くまで反転する程度に薄くして
おくのが望ましい。このようなＭＯＳ｝ランジスタを形
成後、その上に、厚さｔのチタン膜２１をスパッタリン
グ等によって被看する。ここで、半導体薄膜１２の厚さ
Ｔと、チタン膜２１の厚さｔとは、ｔ≧Ｔなる関係を満
すようにする。
次に拡散炉又はランブアニール装置により熱処理を行な
う。この熱処理により、第１図（Ｃ）からわかるように
、チタン膜２１とシリコン膜１４．１７とが反応してチ
タンシリサイド膜（引き出し電極）２２，２２．２３が
形成される。この後、未反応のチタン膜２１を、第１図
（Ｃ）からわかるように、エッチング液で除去する。
う。この熱処理により、第１図（Ｃ）からわかるように
、チタン膜２１とシリコン膜１４．１７とが反応してチ
タンシリサイド膜（引き出し電極）２２，２２．２３が
形成される。この後、未反応のチタン膜２１を、第１図
（Ｃ）からわかるように、エッチング液で除去する。
このようにして、ＭＯＳトランジスタを製造すれば、以
下のような効果が得られる。即ち、絶縁物基板１１に素
子を形成するようにし、チタン膜厚（１）≧半導体膜厚
（Ｔ）としたことから、シリコン薄膜１２が完全にチタ
ンシリサイド膜２２．２３に変化する。このため、従来
技術のように、チタンシリサイド領域２２の全部を覆う
ようにソース・ドレイン拡散層１４を形成する必要がな
い。
下のような効果が得られる。即ち、絶縁物基板１１に素
子を形成するようにし、チタン膜厚（１）≧半導体膜厚
（Ｔ）としたことから、シリコン薄膜１２が完全にチタ
ンシリサイド膜２２．２３に変化する。このため、従来
技術のように、チタンシリサイド領域２２の全部を覆う
ようにソース・ドレイン拡散層１４を形成する必要がな
い。
半導体薄膜１２を薄くすることにより、この膜１２から
作られるチタンシリサイド膜２２の厚さも薄くでき、こ
れにより容易に素子を微細化することができる。
作られるチタンシリサイド膜２２の厚さも薄くでき、こ
れにより容易に素子を微細化することができる。
また、絶縁物基板１１に作成した素子におけるチャネル
領域１５の濃度を下げると、ゲートに電圧をかけた場合
の空乏層が絶縁物基板１１に達するようになる。このよ
うな場合には、チャネル領域１５の電界が弱まり、電流
が広がるようになる。
領域１５の濃度を下げると、ゲートに電圧をかけた場合
の空乏層が絶縁物基板１１に達するようになる。このよ
うな場合には、チャネル領域１５の電界が弱まり、電流
が広がるようになる。
チタンシリサイド膜２２は低抵抗なので、この領域２２
は同電位となり、チャネル領域１５からチタンシリサイ
ド膜１３へ流れる電流が広がりやすくなり、ソース・ド
レイン領域１４ａ（第１図参照）の寄生抵抗値も小さく
なる。
は同電位となり、チャネル領域１５からチタンシリサイ
ド膜１３へ流れる電流が広がりやすくなり、ソース・ド
レイン領域１４ａ（第１図参照）の寄生抵抗値も小さく
なる。
本発明によれば、ソース・ドレイン領域と引き出し電極
とを、上下にではなく、横方向に連なるものとして構成
したので、サリサイドプロセスによる場合であっても、
ソース・ドレイン領域の薄膜化が可能となり、素子の微
細化が可能となる。
とを、上下にではなく、横方向に連なるものとして構成
したので、サリサイドプロセスによる場合であっても、
ソース・ドレイン領域の薄膜化が可能となり、素子の微
細化が可能となる。
第１図は本発明の実施例の工程断面図、第２図は従来例
の断面図である。 １１・・・絶縁物基板、１４・・・ソース・ドレイン領
域、１５・・・チャネル領域、２３・・・チタンシリサ
イド膜。 （α）
の断面図である。 １１・・・絶縁物基板、１４・・・ソース・ドレイン領
域、１５・・・チャネル領域、２３・・・チタンシリサ
イド膜。 （α）
Claims (1)
- 【特許請求の範囲】 １、絶縁物基板上に形成されたＭＯＳ型半導体装置にお
いて、 前記絶縁物基板上にその基板に接した状態に形成された
チャネル領域、ソース・ドレイン領域及び引き出し電極
を備え、前記チャネル領域の両側にそれぞれ前記ソース
・ドレイン領域が互いに接した状態に設けられ、前記各
ソース・ドレイン領域のさらに外側にそれぞれ前記引き
出し電極が互いに接した状態に設けられている ことを特徴とするＭＯＳ型半導体装置。 ２、請求項１記載のＭＯＳ型半導体装置において、前記
引き出し電極は高融点金属の珪化物であることを特徴と
するＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5713389A JPH02237074A (ja) | 1989-03-09 | 1989-03-09 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5713389A JPH02237074A (ja) | 1989-03-09 | 1989-03-09 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237074A true JPH02237074A (ja) | 1990-09-19 |
Family
ID=13047064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5713389A Pending JPH02237074A (ja) | 1989-03-09 | 1989-03-09 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237074A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07142734A (ja) * | 1993-05-20 | 1995-06-02 | Gold Star Electron Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JP2007180506A (ja) * | 2005-12-02 | 2007-07-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US7410850B2 (en) | 1997-03-11 | 2008-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Heating treatment device, heating treatment method and fabrication method of semiconductor device |
| US8569170B2 (en) | 2005-12-02 | 2013-10-29 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device comprising silicide layer with varied thickness |
-
1989
- 1989-03-09 JP JP5713389A patent/JPH02237074A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07142734A (ja) * | 1993-05-20 | 1995-06-02 | Gold Star Electron Co Ltd | 薄膜トランジスタ及びその製造方法 |
| US7410850B2 (en) | 1997-03-11 | 2008-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Heating treatment device, heating treatment method and fabrication method of semiconductor device |
| JP2007180506A (ja) * | 2005-12-02 | 2007-07-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| US8569170B2 (en) | 2005-12-02 | 2013-10-29 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device comprising silicide layer with varied thickness |
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