JPH02237142A - 半導体搭載用基板の製造方法 - Google Patents
半導体搭載用基板の製造方法Info
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- JPH02237142A JPH02237142A JP1056294A JP5629489A JPH02237142A JP H02237142 A JPH02237142 A JP H02237142A JP 1056294 A JP1056294 A JP 1056294A JP 5629489 A JP5629489 A JP 5629489A JP H02237142 A JPH02237142 A JP H02237142A
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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-
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- H10W72/547—Dispositions of multiple bond wires
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、半導体搭載用基板の製造方法に関し、より詳
し《は、より高密度化が可能なＰＰＧＡ（Ｐｌａｓｔｉ
ｃ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）用基板の製造方法
に関するものである． 〔従来の技術〕 半導体搭載用基板の製造方法は、その構造によって種々
の方法が採用されているが、近年半導体技術の進展に伴
い、従来の構造に基づく座グリ部を有する両面回路基板
がその主流を占めている．一つは、通常の両面スルーホ
ール回路基板を作成した後、半導体搭載部分を座ぐる方
法であり、他の一つは、両面銅張積層板を用いてスルー
ホール穴をあけ、座ぐり加工をした後、パネルメッキを
経て半田メッキ等によって回路バクーンを形成し、さら
に、逆パターンのレジスト印刷をした後メッキを行なう
方法である．後者の方法は座ぐり部分にもメッキを形成
するものであり、前者の方法と比較して、半導体の特性
保持・信頬性のより優れた構造と考えられている． しかし、２００ビン、３００ピンを超える多ピン化が進
むに伴って、半導体の構造の制約から従来の２層（両面
）構造では対応しきれず、回路を３層構造にして、ポン
ディングパッド部を２段構造とした基仮に対する要求が
高まってきており、しかも信顛性に対する要求も年々そ
の厳しさを増してきている．例えば、２Ｎ構造で２００
ピン程度のピングリッドアレーであれば、信号線パター
ンは半導体搭載面と同じ側に配線されており、ピン間に
５〜ＩＯ本の信号線パターンが通り、線巾／ｖＡ間は０
．１２／０．１２ｍｍ程廣であるが、同じ２層構造で３
００ビン以上になると、ビン間に７〜１４本以上の信号
線を通ずことが必要となり、線巾／線間は０．０８ ／
０．０８ｍｍ程度になるため、回路加工時における回路
パターンの断線・ショート等の不良が発生しやすく、ま
た、回路の細り等による配線抵抗の増加、信頼性の低下
等の問題があった．〔発明が解決しようとする課題〕 本発明は、多ビン化の進展に伴ない、高密度化さ高信顛
性が要求される半導体搭載用基板に関するものであり、
これらの要求に応えるため基板の配線を３層構造にし、
信号線を２Ｎにわたって配線することにより回路の細り
ゃ断線、ショート等信顧性に関係する諸問題を解決した
半導体搭載用基板を提供することを目的としたものであ
る。
し《は、より高密度化が可能なＰＰＧＡ（Ｐｌａｓｔｉ
ｃ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）用基板の製造方法
に関するものである． 〔従来の技術〕 半導体搭載用基板の製造方法は、その構造によって種々
の方法が採用されているが、近年半導体技術の進展に伴
い、従来の構造に基づく座グリ部を有する両面回路基板
がその主流を占めている．一つは、通常の両面スルーホ
ール回路基板を作成した後、半導体搭載部分を座ぐる方
法であり、他の一つは、両面銅張積層板を用いてスルー
ホール穴をあけ、座ぐり加工をした後、パネルメッキを
経て半田メッキ等によって回路バクーンを形成し、さら
に、逆パターンのレジスト印刷をした後メッキを行なう
方法である．後者の方法は座ぐり部分にもメッキを形成
するものであり、前者の方法と比較して、半導体の特性
保持・信頬性のより優れた構造と考えられている． しかし、２００ビン、３００ピンを超える多ピン化が進
むに伴って、半導体の構造の制約から従来の２層（両面
）構造では対応しきれず、回路を３層構造にして、ポン
ディングパッド部を２段構造とした基仮に対する要求が
高まってきており、しかも信顛性に対する要求も年々そ
の厳しさを増してきている．例えば、２Ｎ構造で２００
ピン程度のピングリッドアレーであれば、信号線パター
ンは半導体搭載面と同じ側に配線されており、ピン間に
５〜ＩＯ本の信号線パターンが通り、線巾／ｖＡ間は０
．１２／０．１２ｍｍ程廣であるが、同じ２層構造で３
００ビン以上になると、ビン間に７〜１４本以上の信号
線を通ずことが必要となり、線巾／線間は０．０８ ／
０．０８ｍｍ程度になるため、回路加工時における回路
パターンの断線・ショート等の不良が発生しやすく、ま
た、回路の細り等による配線抵抗の増加、信頼性の低下
等の問題があった．〔発明が解決しようとする課題〕 本発明は、多ビン化の進展に伴ない、高密度化さ高信顛
性が要求される半導体搭載用基板に関するものであり、
これらの要求に応えるため基板の配線を３層構造にし、
信号線を２Ｎにわたって配線することにより回路の細り
ゃ断線、ショート等信顧性に関係する諸問題を解決した
半導体搭載用基板を提供することを目的としたものであ
る。
即ち、本発明は、両面銅張積層板の上側の面（第２の導
体層）にサブトラクト法により回路パターンを形成し、
該第２の導体層の上に接着シートおよび銅箔面を上側に
した片面銅張８Ｉ層仮、もしくはプリブレグおよび銅箔
をこの順に載！し積層一体化する工程、 得られた基板の上側銅箔層（第１の導体層）より前記第
２の導体層と下側銅箔層（第３の導体層）との中間の部
位まで座ぐり加工して、半導体搭載部となる凹部を形成
すると共に、各導体層間を接続するためのスルーホール
を形成する工程、基板の全面にパネルメッキを施すと共
に、半田レジスト法により第１および第３の導体層に回
路パターンを形成する工程、 前記半導体搭載用凹部の周辺部を基板の上側面よりルー
ター加工して、半導体のボンディングバッド部となる第
２の導体層を露出させる工程、および、 基板の上下両面にレジスト印刷をすると共に、露出して
いる導体層にニッケル・金メッキを施す工程 から成ることを特徴とする３層構造の半導体搭載用基板
の製造方法である． 以下、図面により本発明を詳細に説明する．第１図は、
本発明による半導体搭載用基板の−実施例を示す断面図
で、第２図は、本発明による半導体搭載用基板の製造工
程を示す図である．先ず、両面銅張積層板を用いて、第
２図（ａ）に示したように、その上側面の銅箔、即ち本
発明による半導体搭載用基板（１）の第２の導体層（１
６）となる銅箔を、フォトエッチング等のサブトラクト
法によってパターン加工し、回路パターンを形成させる
。
体層）にサブトラクト法により回路パターンを形成し、
該第２の導体層の上に接着シートおよび銅箔面を上側に
した片面銅張８Ｉ層仮、もしくはプリブレグおよび銅箔
をこの順に載！し積層一体化する工程、 得られた基板の上側銅箔層（第１の導体層）より前記第
２の導体層と下側銅箔層（第３の導体層）との中間の部
位まで座ぐり加工して、半導体搭載部となる凹部を形成
すると共に、各導体層間を接続するためのスルーホール
を形成する工程、基板の全面にパネルメッキを施すと共
に、半田レジスト法により第１および第３の導体層に回
路パターンを形成する工程、 前記半導体搭載用凹部の周辺部を基板の上側面よりルー
ター加工して、半導体のボンディングバッド部となる第
２の導体層を露出させる工程、および、 基板の上下両面にレジスト印刷をすると共に、露出して
いる導体層にニッケル・金メッキを施す工程 から成ることを特徴とする３層構造の半導体搭載用基板
の製造方法である． 以下、図面により本発明を詳細に説明する．第１図は、
本発明による半導体搭載用基板の−実施例を示す断面図
で、第２図は、本発明による半導体搭載用基板の製造工
程を示す図である．先ず、両面銅張積層板を用いて、第
２図（ａ）に示したように、その上側面の銅箔、即ち本
発明による半導体搭載用基板（１）の第２の導体層（１
６）となる銅箔を、フォトエッチング等のサブトラクト
法によってパターン加工し、回路パターンを形成させる
。
次いで、第２図（ｂ）のように、第２の導体層（ｌ６）
である回路パターンの上に接着シート（１４）を載せ、
さらに、片面銅張積層板（１３）を第１の導体層（１５
）となる銅箔面を上側にして載せ、必要に応じて加熱加
圧し、積層一体化する．ここで、接着シー１− （１４
）および片面銅張積層仮（１３）の代りに、プリブレグ
および銅箔を使用して積層一体化しても、同様に本発明
の目的を達することが出来る。
である回路パターンの上に接着シート（１４）を載せ、
さらに、片面銅張積層板（１３）を第１の導体層（１５
）となる銅箔面を上側にして載せ、必要に応じて加熱加
圧し、積層一体化する．ここで、接着シー１− （１４
）および片面銅張積層仮（１３）の代りに、プリブレグ
および銅箔を使用して積層一体化しても、同様に本発明
の目的を達することが出来る。
次に、第２図（ｃ）に示したように、積層一体化して得
られた３層構造の基板の中央部に、上側第１の導体層（
１５）より、第２の導体ｊＷ （１６）と下側第３の導
体層（１７）の間に位置する絶８ｉ層（１２）の中半ま
で座ぐり加工を行ない、半導体搭載部となる凹部（１８
）を形成させる。併せて、ビン（３）を挿入し各導体層
間を電気的に接続するためのスルーホール（ｌ９）を形
成する孔あけ加工を行なう。
られた３層構造の基板の中央部に、上側第１の導体層（
１５）より、第２の導体ｊＷ （１６）と下側第３の導
体層（１７）の間に位置する絶８ｉ層（１２）の中半ま
で座ぐり加工を行ない、半導体搭載部となる凹部（１８
）を形成させる。併せて、ビン（３）を挿入し各導体層
間を電気的に接続するためのスルーホール（ｌ９）を形
成する孔あけ加工を行なう。
次に、スルーホール（１９）内部および基板全体に銅メ
ッキ（パネルメッキ）を施す．＃ｒ４メッキは、数μの
厚さに無電解銅メッキを施した後、所望の厚み、好まし
くは約１５〜２０μの厚みの電気銅メッキを施すもので
ある．続いて、３履構造の基板の上下両面の銅箔面に、
それぞれ所定の回路パターンとは逆のパターンのレジス
トを施し、露出している（レジストが付いていない）銅
箔面に半田メッキをし、レジストを剥離した後、露出し
た銅箔をエッチングして除去し、さらに、先にメッキ付
けした半田を剥離させる、謂る半田レジスト法により、
第１および第３の導体Ｉ’！ （１５） ．（１７）に
銅の回路パターンを形成させる．（第２図（ｄ））次に
、第２図（ｄ）のように凹部（１８）の周辺部（ｅ）に
示したように、基板の上側面よりルーター加工を行なう
ことによって露出させる．最後に、基板の上下両面にレ
ジスト印刷を施し、凹部（１８） 、半導体ボンディン
グパッド（２０）、およびスルーホール（１９）の露出
している導体層にニッケル・金メッキを施す． ３層構造の形成は、片面銅張積層仮を第ＩＮにし両面銅
張積層板を第２Ｎと第３層にする他、両面銅張積層板を
第ＩＮと第２Ｎにし、片面銅張積層板を第３層にして積
層してもよい．また、プリプレグと銅箔を使用する場合
も同様である．〔発明の効果〕 本発明により、従来の２Ｎ構造の回路基板では困難であ
った３００ピン以上の多ピンの半導体搭載用基板の製造
が可能になり、回路パターンの断線・細り等の問題もな
く、高信鎖性のある半導体搭載用基板を提供するものと
してきわめて有用であ
ッキ（パネルメッキ）を施す．＃ｒ４メッキは、数μの
厚さに無電解銅メッキを施した後、所望の厚み、好まし
くは約１５〜２０μの厚みの電気銅メッキを施すもので
ある．続いて、３履構造の基板の上下両面の銅箔面に、
それぞれ所定の回路パターンとは逆のパターンのレジス
トを施し、露出している（レジストが付いていない）銅
箔面に半田メッキをし、レジストを剥離した後、露出し
た銅箔をエッチングして除去し、さらに、先にメッキ付
けした半田を剥離させる、謂る半田レジスト法により、
第１および第３の導体Ｉ’！ （１５） ．（１７）に
銅の回路パターンを形成させる．（第２図（ｄ））次に
、第２図（ｄ）のように凹部（１８）の周辺部（ｅ）に
示したように、基板の上側面よりルーター加工を行なう
ことによって露出させる．最後に、基板の上下両面にレ
ジスト印刷を施し、凹部（１８） 、半導体ボンディン
グパッド（２０）、およびスルーホール（１９）の露出
している導体層にニッケル・金メッキを施す． ３層構造の形成は、片面銅張積層仮を第ＩＮにし両面銅
張積層板を第２Ｎと第３層にする他、両面銅張積層板を
第ＩＮと第２Ｎにし、片面銅張積層板を第３層にして積
層してもよい．また、プリプレグと銅箔を使用する場合
も同様である．〔発明の効果〕 本発明により、従来の２Ｎ構造の回路基板では困難であ
った３００ピン以上の多ピンの半導体搭載用基板の製造
が可能になり、回路パターンの断線・細り等の問題もな
く、高信鎖性のある半導体搭載用基板を提供するものと
してきわめて有用であ
第１図は、本発明による半導体搭載用基板の概念を示す
断面図で、第２図は、本発明の半導体搭載用基板の製造
工程の一実施例を示す図である．第１図
断面図で、第２図は、本発明の半導体搭載用基板の製造
工程の一実施例を示す図である．第１図
Claims (1)
- （１）両面銅張積層板の上側の面（第２の導体層）にサ
ブトラクト法により回路パターンを形成し、該第２の導
体層の上に接着シートおよび銅箔面を上側にした片面銅
張積層板、もしくはプリプレグおよび銅箔をこの順に載
置し積層一体化する工程、得られた基板の上側銅箔層（
第１の導体層）より前記第２の導体層と下側銅箔層（第
３の導体層）との中間の部位まで座ぐり加工して、半導
体搭載部となる凹部を形成すると共に、各導体層間を接
続するためのスルーホールを形成する工程、基板の全面
にパネルメッキを施すと共に、半田レジスト法により第
１および第３の導体層に回路パターンを形成する工程、 前記半導体搭載用凹部の周辺部を基板の上側面よりルー
ター加工して、半導体のボンディングパット部となる第
２の導体層を露出させる工程、および、 基板の上下両面にレジスト印刷をすると共に、露出して
いる導体層にニッケル・金メッキを施す工程 から成ることを特徴とする３層構造の半導体搭載用基板
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056294A JPH02237142A (ja) | 1989-03-10 | 1989-03-10 | 半導体搭載用基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1056294A JPH02237142A (ja) | 1989-03-10 | 1989-03-10 | 半導体搭載用基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237142A true JPH02237142A (ja) | 1990-09-19 |
Family
ID=13023092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1056294A Pending JPH02237142A (ja) | 1989-03-10 | 1989-03-10 | 半導体搭載用基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237142A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216539A (ja) * | 1993-01-14 | 1994-08-05 | Matsushita Electric Works Ltd | プリント配線板及び半導体装置 |
| US5542175A (en) * | 1994-12-20 | 1996-08-06 | International Business Machines Corporation | Method of laminating and circuitizing substrates having openings therein |
| US5566448A (en) * | 1995-06-06 | 1996-10-22 | International Business Machines Corporation | Method of construction for multi-tiered cavities used in laminate carriers |
| JP2006041521A (ja) * | 2004-07-23 | 2006-02-09 | Samsung Electronics Co Ltd | 印刷回路基板及びこれを利用した表示装置 |
| JP2010135742A (ja) * | 2008-10-28 | 2010-06-17 | Hitachi Chem Co Ltd | 三層配線基板およびその製造方法 |
-
1989
- 1989-03-10 JP JP1056294A patent/JPH02237142A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216539A (ja) * | 1993-01-14 | 1994-08-05 | Matsushita Electric Works Ltd | プリント配線板及び半導体装置 |
| US5542175A (en) * | 1994-12-20 | 1996-08-06 | International Business Machines Corporation | Method of laminating and circuitizing substrates having openings therein |
| US5578796A (en) * | 1994-12-20 | 1996-11-26 | International Business Machines Corporation | Apparatus for laminating and circuitizing substrates having openings therein |
| US5566448A (en) * | 1995-06-06 | 1996-10-22 | International Business Machines Corporation | Method of construction for multi-tiered cavities used in laminate carriers |
| JP2006041521A (ja) * | 2004-07-23 | 2006-02-09 | Samsung Electronics Co Ltd | 印刷回路基板及びこれを利用した表示装置 |
| US8144300B2 (en) | 2004-07-23 | 2012-03-27 | Samsung Electronics Co., Ltd. | Printed circuit board and display device using the same |
| JP2010135742A (ja) * | 2008-10-28 | 2010-06-17 | Hitachi Chem Co Ltd | 三層配線基板およびその製造方法 |
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