JPH02237217A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02237217A JPH02237217A JP1058153A JP5815389A JPH02237217A JP H02237217 A JPH02237217 A JP H02237217A JP 1058153 A JP1058153 A JP 1058153A JP 5815389 A JP5815389 A JP 5815389A JP H02237217 A JPH02237217 A JP H02237217A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
半導体集積回路、特にハイボーラ・ＭＯＳ｝ランジスタ
混在回路において、前段のエミッタフオロア出力により
、直接、後段のＰチャネル型のＭＯＳ｝ランジスクを駆
動する回路に関し、前段出力回路のヘース・エミッタ電
圧の影響を取り除き、後段入力回路の入カレヘルを共通
線の電位まで引き上げることを目的とし、 コレクタ電極が、共通線に接続される第１．２のｎｐｎ
型のトランジスタから成る前段出力回路と、ソース電極
が、前記共通線に接続される第１２のＰチャンネル型の
電界効果トランジスタから成る後段入力回路とを具備し
、前記第１のｎｐｎ型のトランジスタのエミソタ電極が
第１のＰチャンネル型の電界効果トランジスタのゲー１
・電極に接続され、前記第２のｎｐｎ型のトランジスタ
のエミック電極が第２のＰチャンネル型の電界効果トラ
ンジスタのゲート電極に接続される半導体集積回路にお
いて、 前記前段出ノ］回路と、後段入力回路との間に第３ ４
のＰチャンネル型の電界効果トランジスタを設け、前記
第３のＰチャンネル型の電界効果トランジスタのゲート
電極は、前記第１のｎｐｎ型のトランジスタのベース電
極に接続され、かつ該第３のＰチャンネル型の電界効果
トランジスタのソース及びドレイン電極が、それぞれ前
記共通線と、前記第２のｎｐｎ型のトランジスタのエミ
ッタ電極とに接続され、前記第４のｐチャンネル型の電
界効果トランジスタのゲート電極は、前記第２のｎｐｎ
型のトランジスタのヘースＮ．Ｆｆｉに接続され、かつ
該第４のＰチャンネル型の電界効果トランジスタのソー
ス及びドレイン電極が、それぞれ前記共通線と、前記第
１のｎｐｎ型トランジスタのエミッタ電極とに接続され
ていることを含み構成する。
混在回路において、前段のエミッタフオロア出力により
、直接、後段のＰチャネル型のＭＯＳ｝ランジスクを駆
動する回路に関し、前段出力回路のヘース・エミッタ電
圧の影響を取り除き、後段入力回路の入カレヘルを共通
線の電位まで引き上げることを目的とし、 コレクタ電極が、共通線に接続される第１．２のｎｐｎ
型のトランジスタから成る前段出力回路と、ソース電極
が、前記共通線に接続される第１２のＰチャンネル型の
電界効果トランジスタから成る後段入力回路とを具備し
、前記第１のｎｐｎ型のトランジスタのエミソタ電極が
第１のＰチャンネル型の電界効果トランジスタのゲー１
・電極に接続され、前記第２のｎｐｎ型のトランジスタ
のエミック電極が第２のＰチャンネル型の電界効果トラ
ンジスタのゲート電極に接続される半導体集積回路にお
いて、 前記前段出ノ］回路と、後段入力回路との間に第３ ４
のＰチャンネル型の電界効果トランジスタを設け、前記
第３のＰチャンネル型の電界効果トランジスタのゲート
電極は、前記第１のｎｐｎ型のトランジスタのベース電
極に接続され、かつ該第３のＰチャンネル型の電界効果
トランジスタのソース及びドレイン電極が、それぞれ前
記共通線と、前記第２のｎｐｎ型のトランジスタのエミ
ッタ電極とに接続され、前記第４のｐチャンネル型の電
界効果トランジスタのゲート電極は、前記第２のｎｐｎ
型のトランジスタのヘースＮ．Ｆｆｉに接続され、かつ
該第４のＰチャンネル型の電界効果トランジスタのソー
ス及びドレイン電極が、それぞれ前記共通線と、前記第
１のｎｐｎ型トランジスタのエミッタ電極とに接続され
ていることを含み構成する。
本発明は、半導体集積回路に関するものであり、更に詳
しく言えばハイボーラ・ＭＯＳＩ−ランジス夕混在回路
において、エミンクフオロア出力により、直接Ｐチャネ
ル型のＭＯＳＩ−ランジスクを駆動する回路に関するも
のである。
しく言えばハイボーラ・ＭＯＳＩ−ランジス夕混在回路
において、エミンクフオロア出力により、直接Ｐチャネ
ル型のＭＯＳＩ−ランジスクを駆動する回路に関するも
のである。
近年、高速動作をするＦ． Ｃ Ｌ （Ｅｍｉｔｔｅｒ
Ｃｏｕｐｌｅｄ１、ｏｇｉｃ）回路等にバイボーラト
ランジスタ回路を用い、読出し線選択回路等に電界効果
型トランジスタを使用したハイボーラ・ＭＯＳ｝ランジ
スタ混在回路が利用されている ところで、エミックフオロア出力により、直接、Ｐチャ
ンネルもＭＯＳ｝ランジスタ回路を駆動すると、バイボ
ーラトランジスタのヘース・エミツタ電圧の影響が現れ
る。これにより、ＰチャンネルＭＯＳ＋−ランジスタ回
路のゲート入力電圧が不安定になって、該回路が誤動作
をするという問題がある。
Ｃｏｕｐｌｅｄ１、ｏｇｉｃ）回路等にバイボーラト
ランジスタ回路を用い、読出し線選択回路等に電界効果
型トランジスタを使用したハイボーラ・ＭＯＳ｝ランジ
スタ混在回路が利用されている ところで、エミックフオロア出力により、直接、Ｐチャ
ンネルもＭＯＳ｝ランジスタ回路を駆動すると、バイボ
ーラトランジスタのヘース・エミツタ電圧の影響が現れ
る。これにより、ＰチャンネルＭＯＳ＋−ランジスタ回
路のゲート入力電圧が不安定になって、該回路が誤動作
をするという問題がある。
そこで、ベース・エミッタ電圧の影響を取り除いて、Ｐ
チャンネルＭＯＳ｝ランジスタ回路を安定に動作させる
回路の要望がある。
チャンネルＭＯＳ｝ランジスタ回路を安定に動作させる
回路の要望がある。
第３．４図は、従来例に係る説明図である。
第３図は、従来例の半導体集積回路装置に係る説明図を
示している。
示している。
図において、メモリ回路等の読出しアンプ回路は、ｎｐ
ｎ型のトランジスタＱｌ１、Ｑ１２から成るスイッチン
グ回路と、ｎｐｎ型のトランジスタＱ１３，Ｑ１４から
成るＥ Ｃ Ｔ−回路と、ｐｃｈＭＯＳ｝ランジスタＴ
ｌ１、Ｔ１２から成る駆動出力回路より構成されている
。
ｎ型のトランジスタＱｌ１、Ｑ１２から成るスイッチン
グ回路と、ｎｐｎ型のトランジスタＱ１３，Ｑ１４から
成るＥ Ｃ Ｔ−回路と、ｐｃｈＭＯＳ｝ランジスタＴ
ｌ１、Ｔ１２から成る駆動出力回路より構成されている
。
ＶＢＥＩは、トランジスタＱ１３のベース・エミッタ電
圧であり、共通線■ＳＳの電位を０［ｖ１、電源線ＶＣ
Ｃの電圧を−５．２［Ｖ］ とすると、約０．７〜０
．８ ［Ｖ］ 程度である。
圧であり、共通線■ＳＳの電位を０［ｖ１、電源線ＶＣ
Ｃの電圧を−５．２［Ｖ］ とすると、約０．７〜０
．８ ［Ｖ］ 程度である。
第４図は、従来例に係る問題点を説明する図である。
図において、３はｐｃｈＭＯｓ｝ランジスタＴ１２の入
力電圧波形であり、Ｅ Ｃ Ｌ回路のトランジスタＱ１
４のベースに「Ｈ」を人力することによって、ｐ ｃ
ｈＭＯｓ ｝ランジスタＴ１２を駆動したものである。
力電圧波形であり、Ｅ Ｃ Ｌ回路のトランジスタＱ１
４のベースに「Ｈ」を人力することによって、ｐ ｃ
ｈＭＯｓ ｝ランジスタＴ１２を駆動したものである。
この入力電圧波形３は、ｒ１、レヘルが−５．２［Ｖ］
であり、ｒＨＪ’レベルが−０．８［Ｖ］ である。こ
れは、トランジスタＱＩ４のヘース・エミッタ電圧ＶＢ
Ｅ２の影響により、川−ＩＪ ’レベルが共通線■Ｓ
Ｓの電位ＯＶ＝ｒＨ，レヘルに到達しないものである。
であり、ｒＨＪ’レベルが−０．８［Ｖ］ である。こ
れは、トランジスタＱＩ４のヘース・エミッタ電圧ＶＢ
Ｅ２の影響により、川−ＩＪ ’レベルが共通線■Ｓ
Ｓの電位ＯＶ＝ｒＨ，レヘルに到達しないものである。
従って、ｐ ｃ ｈＭＯｓ ｝ランジスクＴ１４の闇値
電圧νｔｈを−０．８１ν］程度とすると、ｒｉ−ｒＪ
′レヘルに包まれる少量のノイズ信号によって、ｐｃｈ
ＭＯｓ｝ランジスタＴ１４が導通したり、導通しなかっ
たりすることがある。
電圧νｔｈを−０．８１ν］程度とすると、ｒｉ−ｒＪ
′レヘルに包まれる少量のノイズ信号によって、ｐｃｈ
ＭＯｓ｝ランジスタＴ１４が導通したり、導通しなかっ
たりすることがある。
このため、ノイズマージンが低下し、ｐｃｈＭＯＳトラ
ンジスタＴｌ１、ＴＩ２を含む後段入力回路のトランジ
スタ動作が不安定になるという状態を招く。
ンジスタＴｌ１、ＴＩ２を含む後段入力回路のトランジ
スタ動作が不安定になるという状態を招く。
これにより、当該読出しアンプ回路等の信頼度が低下す
るという問題がある。
るという問題がある。
本発明は、かかる従来の問題点に鑑ノで創作されたもの
であり、前段出力回路のヘース・エミッタ電圧の影響を
取り除き、後段入力回路の入力信号レベルを共通線の電
位まで引き上げることを可能とする半導体集積回路の提
供を目的とする。
であり、前段出力回路のヘース・エミッタ電圧の影響を
取り除き、後段入力回路の入力信号レベルを共通線の電
位まで引き上げることを可能とする半導体集積回路の提
供を目的とする。
〔課題を解決するための手段］
第１図は、本発明の半導体集積回路に係る原理図を示し
ている。
ている。
その回路は、コレクタ電極ＣＩ，Ｃ２が、共通線ＶＳＳ
に接続される第１．２のｎｐｒｌ型のトランジスタＱｌ
．Ｑ２から成る前段出力回路１と、ソース電極Ｓｌ．Ｓ
２が、前記共通線■ｓｓに接続される第１，２のＰチャ
ンネル型の電界効果トランジスタＴ１、Ｔ２から成る後
段入力回路２とを具備し、 前記第１のｎｐｎ型のトランジスタＱ１のエミッタ電極
Ｅ１が第１のＰチャンネル型の電界効果トランジスタＴ
１のゲート電極Ｇ１に接続され、前記第２のｎｐｎ型の
トランジスタＱ２のエミッ夕電極Ｅ２が第２のＰチャン
ネル型の電界効果トランジスタＴ２のゲー１・電極Ｇ２
に接続される半導体集積回路において、前記前段出力回
路１と、後段入力回路２との間に第３，４のＰチャンネ
ル型の電界効果トランジスタＴ３，Ｔ４を設け、前記第
３のＰチャンネル型の電界効果トランジスタＴ３のゲー
ト電極Ｇ３は、前記第１のｎｐｎ型のトランジスタＱ１
のヘース電極Ｂ１に接続され、かつ該第３のＰチャンネ
ル型の電界効果トランジスタＴ３のソース及びドレイン
電極Ｓ３及びＤ３が、それぞれ前記共通線■ＳＳと、前
記第２のｎｐｎ型のトランジスタＱ２のエミッタ電極Ｅ
２とに接続され、前記第４のｐチャンネル型の電界効果
トランジスタＴ４のゲート電極Ｇ４は、前記第２のｎｐ
ｎ型のトランジスタＱ２のベース電極Ｂ２に接続され、
かつ該第４のＰチャンネル型の電界効果トランジスタＴ
４のソース及びドレイン電極Ｓ４及びＤ４が、それぞれ
前記共通線■ＳＳと、前記第１のｎｐｎ型トランジスタ
Ｑ１のエミッタ電極Ｅ１とに接続されていることを特徴
とし、上記目的を達成する。
に接続される第１．２のｎｐｒｌ型のトランジスタＱｌ
．Ｑ２から成る前段出力回路１と、ソース電極Ｓｌ．Ｓ
２が、前記共通線■ｓｓに接続される第１，２のＰチャ
ンネル型の電界効果トランジスタＴ１、Ｔ２から成る後
段入力回路２とを具備し、 前記第１のｎｐｎ型のトランジスタＱ１のエミッタ電極
Ｅ１が第１のＰチャンネル型の電界効果トランジスタＴ
１のゲート電極Ｇ１に接続され、前記第２のｎｐｎ型の
トランジスタＱ２のエミッ夕電極Ｅ２が第２のＰチャン
ネル型の電界効果トランジスタＴ２のゲー１・電極Ｇ２
に接続される半導体集積回路において、前記前段出力回
路１と、後段入力回路２との間に第３，４のＰチャンネ
ル型の電界効果トランジスタＴ３，Ｔ４を設け、前記第
３のＰチャンネル型の電界効果トランジスタＴ３のゲー
ト電極Ｇ３は、前記第１のｎｐｎ型のトランジスタＱ１
のヘース電極Ｂ１に接続され、かつ該第３のＰチャンネ
ル型の電界効果トランジスタＴ３のソース及びドレイン
電極Ｓ３及びＤ３が、それぞれ前記共通線■ＳＳと、前
記第２のｎｐｎ型のトランジスタＱ２のエミッタ電極Ｅ
２とに接続され、前記第４のｐチャンネル型の電界効果
トランジスタＴ４のゲート電極Ｇ４は、前記第２のｎｐ
ｎ型のトランジスタＱ２のベース電極Ｂ２に接続され、
かつ該第４のＰチャンネル型の電界効果トランジスタＴ
４のソース及びドレイン電極Ｓ４及びＤ４が、それぞれ
前記共通線■ＳＳと、前記第１のｎｐｎ型トランジスタ
Ｑ１のエミッタ電極Ｅ１とに接続されていることを特徴
とし、上記目的を達成する。
〔作 用］
本発明によれば、前段出力回路１と、後段入方回路２と
の間に、第３，４のＰチャンネル型の電界効果トランジ
スタＴ３，Ｔ４が設けられている。
の間に、第３，４のＰチャンネル型の電界効果トランジ
スタＴ３，Ｔ４が設けられている。
このため、例えば、第１のｎｐｎ型のトランジスタＱｌ
のベース電極Ｂｌに「Ｌ」レベル，第２のｎｐｎ型のト
ランジスタＱ２のベース電極Ｂ２に「■］」レベルの信
号がそれぞれ入力されると、次の動作が可能となる。す
なわち第２のｎｐｎ型のトランジスタＱ２が導通して、
そのエミッタ出力は、該第２のｎｐｌ型のトランジスタ
Ｑ２のべ一ス・エミッタ電圧ＶＢＥだけ電位が下るもの
のゲート電極６３が第Ｉのｎｐｎ型トランジスタＱ１の
ベース電極Ｂ１に接続された第３のＰチャンネル型の電
界効果トランジスタＴ３が導通することにより、第２の
ｎｐｎ型のトランジスタＱ２のエミッタ出力を共通線■
ＳＳの電位に引き上げることができる。
のベース電極Ｂｌに「Ｌ」レベル，第２のｎｐｎ型のト
ランジスタＱ２のベース電極Ｂ２に「■］」レベルの信
号がそれぞれ入力されると、次の動作が可能となる。す
なわち第２のｎｐｎ型のトランジスタＱ２が導通して、
そのエミッタ出力は、該第２のｎｐｌ型のトランジスタ
Ｑ２のべ一ス・エミッタ電圧ＶＢＥだけ電位が下るもの
のゲート電極６３が第Ｉのｎｐｎ型トランジスタＱ１の
ベース電極Ｂ１に接続された第３のＰチャンネル型の電
界効果トランジスタＴ３が導通することにより、第２の
ｎｐｎ型のトランジスタＱ２のエミッタ出力を共通線■
ＳＳの電位に引き上げることができる。
同様に、第１のｎｐｎ型のトランジスタＱ １ ０）ベ
ース電極Ｂ１に「Ｉ］」レベル．第２のｎｐｎ型のトラ
ンジスタＱ２のヘース電極２に「Ｌ」レヘルの信号がそ
れぞれ人力された場合においても、第１のｎ ｐ ｎ
型のトランジスタＱ１のエミンタ出力を共通綿■ＳＳの
電位に引き上げることが可イ指となる。
ース電極Ｂ１に「Ｉ］」レベル．第２のｎｐｎ型のトラ
ンジスタＱ２のヘース電極２に「Ｌ」レヘルの信号がそ
れぞれ人力された場合においても、第１のｎ ｐ ｎ
型のトランジスタＱ１のエミンタ出力を共通綿■ＳＳの
電位に引き上げることが可イ指となる。
これにより、従来に比べて、ノイズマージンを大きくす
ることができ、第１，２のＰチャネル型の電界効果トラ
ンジスタＴＩ，Ｔ２を含む後段入力回路のトランジスタ
動作を安定させることが可能となる。
ることができ、第１，２のＰチャネル型の電界効果トラ
ンジスタＴＩ，Ｔ２を含む後段入力回路のトランジスタ
動作を安定させることが可能となる。
［実施例］
次に図を参照しながら本発明の実施例について説明をす
る。
る。
第２図は、本発明の実施例に係る半導体集積回路に係る
説明図であり、半導体記憶装置等のセンスアンプ回路を
示している。
説明図であり、半導体記憶装置等のセンスアンプ回路を
示している。
図において、前段出力回路Ｉはｎｐｎ型のトランジスタ
Ｑｌ〜Ｑ４，負荷抵抗１？Ｌ１，ＲＬ２及び定電流源Ｉ
Ｑ − Ｉ ２から成る。トランジスタＱ３，Ｑ４及び
負荷抵抗ＲＬＩ，ＲＴ＝２ばスイッチング回路であり、
トランジスタＱ３，Ｑ４の両エミッタ電極は、相互に接
続されて定電流源■０に至る。また、トランジスタＱ３
，Ｑ４のコレクタ電極は、それぞれ負荷抵抗ＲＬＩ，Ｒ
Ｌ２を介して共通線ＶＳＳ＝ｏ ｆ：Ｖ）に接続されて
いる。そして、トランジスタＱ１，２のヘース電極に入
ノノ信号ｉｆ，ｉ２が供給されると、コレクタ出力がｒ
ＨＪ，又は「Ｉ、」レベルになる。
Ｑｌ〜Ｑ４，負荷抵抗１？Ｌ１，ＲＬ２及び定電流源Ｉ
Ｑ − Ｉ ２から成る。トランジスタＱ３，Ｑ４及び
負荷抵抗ＲＬＩ，ＲＴ＝２ばスイッチング回路であり、
トランジスタＱ３，Ｑ４の両エミッタ電極は、相互に接
続されて定電流源■０に至る。また、トランジスタＱ３
，Ｑ４のコレクタ電極は、それぞれ負荷抵抗ＲＬＩ，Ｒ
Ｌ２を介して共通線ＶＳＳ＝ｏ ｆ：Ｖ）に接続されて
いる。そして、トランジスタＱ１，２のヘース電極に入
ノノ信号ｉｆ，ｉ２が供給されると、コレクタ出力がｒ
ＨＪ，又は「Ｉ、」レベルになる。
１〜ランジスタＱｌ．Ｑ２は、ＥＣ Ｉ− （Ｅｍｉｔ
ｔｅｒＣｏｕｐｌｅｄ Ｌｏｇｉｃ）回路であり、トラ
ンジスタＱ１、Ｑ２のコレクタ電極Ｃ１、Ｃ２は、共通
綿ＶＳＳ＝Ｏ （Ｖ）に接続されている。また、スイッ
チング回路からの出力は、それぞれトランジスタＱＩＱ
２のベース電極Ｂ１、Ｂ２に接続される。
ｔｅｒＣｏｕｐｌｅｄ Ｌｏｇｉｃ）回路であり、トラ
ンジスタＱ１、Ｑ２のコレクタ電極Ｃ１、Ｃ２は、共通
綿ＶＳＳ＝Ｏ （Ｖ）に接続されている。また、スイッ
チング回路からの出力は、それぞれトランジスタＱＩＱ
２のベース電極Ｂ１、Ｂ２に接続される。
トランジスタＱ１、Ｑ２のエミッタ電極ＥＩＥ２は、そ
れぞれ定電流源ＩＩ，＋２及び後段入力回路２のｐｃｈ
ＭＯｓ｝ランジスタＴ１、Ｔ２のゲート電極Ｇ１、Ｇ２
に接続される。
れぞれ定電流源ＩＩ，＋２及び後段入力回路２のｐｃｈ
ＭＯｓ｝ランジスタＴ１、Ｔ２のゲート電極Ｇ１、Ｇ２
に接続される。
また、後段入力回路２は、ｐｃｈＭＯｓ｝ランジスタＴ
１、Ｔ２から成る。ｐｃｈＭＯｓｌ・ランジスタＴＩ
Ｔ２のソース電極Ｓ１、Ｓ２は共通線ＶＳＳ＝ｏ ｆ
：Ｖ：ｌに接続され、ドレイン電極ＤＪ，Ｄ２は他の回
路に接続される。
１、Ｔ２から成る。ｐｃｈＭＯｓｌ・ランジスタＴＩ
Ｔ２のソース電極Ｓ１、Ｓ２は共通線ＶＳＳ＝ｏ ｆ
：Ｖ：ｌに接続され、ドレイン電極ＤＪ，Ｄ２は他の回
路に接続される。
これまでは、従来例のセンスアンプ回路と同様であるが
、本発明の実施例では、さらに前段出力回路１と後段入
力回路２との間に、ｐｃｈＭＯｓトランジスタＴ３，Ｔ
４を設けている。
、本発明の実施例では、さらに前段出力回路１と後段入
力回路２との間に、ｐｃｈＭＯｓトランジスタＴ３，Ｔ
４を設けている。
このｐｃｈＭＯｓ｝ランジスタＴ３，Ｔ４のゲト電極Ｃ
，３， Ｇ／Ｉは、前段出力回路１のトランジスタＱ１
、Ｑ２のベース電極Ｂ１、Ｂ２にそれぞれ接続される。
，３， Ｇ／Ｉは、前段出力回路１のトランジスタＱ１
、Ｑ２のベース電極Ｂ１、Ｂ２にそれぞれ接続される。
また、ｐｃｈＭＯｓｈランジスタＴ３，Ｔ／Ｉのソース
電極Ｓ３，Ｓ４は、共通線ＶＳＳ＝０ （Ｖ）に接続さ
れる。
電極Ｓ３，Ｓ４は、共通線ＶＳＳ＝０ （Ｖ）に接続さ
れる。
さらに、ｐｃｈＭＯｓＩ・ランジスクＴ３のドレイン電
極Ｄ３が前段出力回路１のトランジスタＱ２のエミッタ
電極Ｅ２に接続され、同様にｐｃｈＭＯＳＩ−ランジス
タＴ４のドレイン電極Ｄ４がトランジスタＱ１のエミッ
タ電極Ｅ１にそれぞれ接続される。
極Ｄ３が前段出力回路１のトランジスタＱ２のエミッタ
電極Ｅ２に接続され、同様にｐｃｈＭＯＳＩ−ランジス
タＴ４のドレイン電極Ｄ４がトランジスタＱ１のエミッ
タ電極Ｅ１にそれぞれ接続される。
このようにして、前段出力回路１と後段入力回路２との
間に、ｐｃｈＭＯｓトランジスタＴ３Ｔ４が設けられて
いる。
間に、ｐｃｈＭＯｓトランジスタＴ３Ｔ４が設けられて
いる。
このため、次のような動作が可能となる。例えば、まず
スイッチング回路のトランジスタＱ３Ｑ４のベース電極
ムこｉｌ−ｒＨＪ，ｉ２＝「Ｌ，１レヘルの信号が入力
されると、トランジスタＱ３が導通し、駆動電流Ｔｄが
流れることによって、Ｅ Ｃ Ｌ回路のトランジスタＱ
１のヘース入力Ａ点が「Ｈ」レベル，同様にトランジス
タＱ２のベース入力Ｂ点がｒ Ｊ− Ｊレヘルになる。
スイッチング回路のトランジスタＱ３Ｑ４のベース電極
ムこｉｌ−ｒＨＪ，ｉ２＝「Ｌ，１レヘルの信号が入力
されると、トランジスタＱ３が導通し、駆動電流Ｔｄが
流れることによって、Ｅ Ｃ Ｌ回路のトランジスタＱ
１のヘース入力Ａ点が「Ｈ」レベル，同様にトランジス
タＱ２のベース入力Ｂ点がｒ Ｊ− Ｊレヘルになる。
次いで、Ｅ Ｃ Ｌ回路のトランジスタＱ２が導通して
、そのエミンタ出力は、該トランジスタＱ２のベース・
エミソタ電圧ＶＢＥ分だけ電位が下がるものの、ゲー１
・電極Ｇ３がトランジスタＱ１のベース電極１に接続さ
れたｐｃｈＭＯｓ｝ランジスタＴ３が導通することによ
り、トランジスタＱ２のエミンタ出力を共通綿ＶＳＳの
電位Ｏ （Ｖ）に引き上げることが可能となる。
、そのエミンタ出力は、該トランジスタＱ２のベース・
エミソタ電圧ＶＢＥ分だけ電位が下がるものの、ゲー１
・電極Ｇ３がトランジスタＱ１のベース電極１に接続さ
れたｐｃｈＭＯｓ｝ランジスタＴ３が導通することによ
り、トランジスタＱ２のエミンタ出力を共通綿ＶＳＳの
電位Ｏ （Ｖ）に引き上げることが可能となる。
同様に、スイッチング回路のトランジスタＱ３Ｑ４のヘ
ース電極の人力信号が反転して、ｉｌ＝Ｎｇ ，ｉ ２
−Ｎ｛」レヘルになった場合、ＥＣＩ，回路のトランジ
タＱ１のベース入力Ａ点が「Ｌ」レベル，トランジスタ
Ｑ２のベース入力Ｂ点が［Ｉ］」 レベルになる。
ース電極の人力信号が反転して、ｉｌ＝Ｎｇ ，ｉ ２
−Ｎ｛」レヘルになった場合、ＥＣＩ，回路のトランジ
タＱ１のベース入力Ａ点が「Ｌ」レベル，トランジスタ
Ｑ２のベース入力Ｂ点が［Ｉ］」 レベルになる。
次いで、Ｅ Ｃ Ｌ回路のトランジスタＱ１が導通して
、そのエミッタ出力は、該トランジスタＱ１がベース・
エミッタ電圧ＶＢＥＩ分だけ電位が下がるものの、ゲー
ト電極Ｇ４がトランジスタＱ２のベース電極Ｂ２に接続
されたｐｃｈＭＯｓ｝ランジスタＴ４が導通することに
より、トランジスタＱ１のエミッタ出力を共通線■ＳＳ
の電位Ｏ［Ｖ）に引き上げることが可能となる。
、そのエミッタ出力は、該トランジスタＱ１がベース・
エミッタ電圧ＶＢＥＩ分だけ電位が下がるものの、ゲー
ト電極Ｇ４がトランジスタＱ２のベース電極Ｂ２に接続
されたｐｃｈＭＯｓ｝ランジスタＴ４が導通することに
より、トランジスタＱ１のエミッタ出力を共通線■ＳＳ
の電位Ｏ［Ｖ）に引き上げることが可能となる。
これにより、従来に比べてノイズマージンを大きくする
ことができ、ｐｃｈＭＯｓ｝ランジスクＴ１、Ｔ２を含
む後段入力回路２のトランジスタ動作を安定させること
ができる。
ことができ、ｐｃｈＭＯｓ｝ランジスクＴ１、Ｔ２を含
む後段入力回路２のトランジスタ動作を安定させること
ができる。
〔発明の効果］
以上説明したように本発明によれば、前段出力回路と、
後段入力回路との間に設けたｐｃｈＭｏＳトランジスタ
によって、前段出力回路のエミッタ出力を共通線の電位
とほとんど等しくすることができる。
後段入力回路との間に設けたｐｃｈＭｏＳトランジスタ
によって、前段出力回路のエミッタ出力を共通線の電位
とほとんど等しくすることができる。
このため、ノイズマージンが大きくなり、後段入力回路
以降のトランジスタ動作を安定させることが可能となる
。
以降のトランジスタ動作を安定させることが可能となる
。
これにより、高性能，高信頼度の半導体集積回路装置の
製造に寄与するところが大きい。
製造に寄与するところが大きい。
第１図は、本発明の半導体集積回路に係る原理図、
第２図は、本発明の実施例の半導体集積回路に係る説明
図、 第３図は、従来例の半導体集積回路に係る説明図、 第４図は、従来例に係る問題点を説明する図である。 （符号の説明） １・・・前段出力回路、 ２・・・後段入力回路、 Ｑ１、Ｑ２・・・ｎｐｎ型のトランジスタ、Ｔ１〜Ｔ４
・・・Ｐチャンネル型の 電界効果トランジスタ、 ＣＩ Ｃ２・・・コレクタ電極、 ＢＩ Ｂ２・・・ベース電極、 ＥＩ Ｅ２・・・エミック電極、 Ｇ１〜Ｇ４・・・ゲート電極、 ８１〜Ｓ４・・・ソース電極、 Ｄ１〜Ｄ４・・・ドレイン電極、 ＶＳＳ・・・共通線。
図、 第３図は、従来例の半導体集積回路に係る説明図、 第４図は、従来例に係る問題点を説明する図である。 （符号の説明） １・・・前段出力回路、 ２・・・後段入力回路、 Ｑ１、Ｑ２・・・ｎｐｎ型のトランジスタ、Ｔ１〜Ｔ４
・・・Ｐチャンネル型の 電界効果トランジスタ、 ＣＩ Ｃ２・・・コレクタ電極、 ＢＩ Ｂ２・・・ベース電極、 ＥＩ Ｅ２・・・エミック電極、 Ｇ１〜Ｇ４・・・ゲート電極、 ８１〜Ｓ４・・・ソース電極、 Ｄ１〜Ｄ４・・・ドレイン電極、 ＶＳＳ・・・共通線。
Claims (1)
- 【特許請求の範囲】 コレクタ電極（Ｃ１、Ｃ２）が、共通線（ＶＳＳ）に接
続される第１、２のｎｐｎ型のトランジスタ（Ｑ１、Ｑ
２）から成る前段出力回路（１）と、ソース電極（Ｓ１
、Ｓ２）が、前記共通線（ＶＳＳ）に接続される第１、
２のＰチャンネル型の電界効果トランジスタ（Ｔ１、Ｔ
２）から成る後段入力回路（２）とを具備し、 前記第１のｎｐｎ型のトランジスタ（Ｑ１）のエミッタ
電極（Ｅ１）が前記第１のＰチャンネル型の電界効果ト
ランジスタ（Ｔ１）のゲート電極（Ｇ１）に接続され、 前記第２のｎｐｎ型のトランジスタ（Ｑ２）のエミッタ
電極（Ｅ２）が第２のＰチャンネル型の電界効果トラン
ジスタ（Ｔ２）のゲート電極（Ｇ２）に接続される半導
体集積回路において、前記前段出力回路（１）と、後段
入力回路（２）との間に第３、４のＰチャンネル型の電
界効果トランジスタ（Ｔ３、Ｔ４）を設け、 前記第３のＰチャンネル型の電界効果トランジスタ（Ｔ
３）のゲート電極（Ｇ３）は、前記第１のｎｐｎ型のト
ランジスタ（Ｑ１）のベース電極（Ｂ１）に接続され、
かつ該第３のＰチャンネル型の電界効果トランジスタ（
Ｔ３）のソース及びドレイン電極（Ｓ３及びＤ３）が、
それぞれ前記共通線（ＶＳＳ）と、前記第２のｎｐｎ型
のトランジスタ（Ｑ２）のエミッタ電極（Ｅ２）とに接
続され、 前記第４のｐチャンネル型の電界効果トランジスタ（Ｔ
４）のゲート電極（Ｇ４）は、前記第２のｎｐｎ型のト
ランジスタ（Ｑ２）のベース電極（Ｂ２）に接続され、
かつ該第４のＰチャンネル型の電界効果トランジスタ（
Ｔ４）のソース及びドレイン電極（Ｓ４及びＤ４）が、
それぞれ前記共通線（ＶＳＳ）と、前記第１のｎｐｎ型
トランジスタ（Ｑ１）のエミッタ電極（Ｅ１）とに接続
されていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058153A JPH02237217A (ja) | 1989-03-10 | 1989-03-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058153A JPH02237217A (ja) | 1989-03-10 | 1989-03-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237217A true JPH02237217A (ja) | 1990-09-19 |
Family
ID=13076048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058153A Pending JPH02237217A (ja) | 1989-03-10 | 1989-03-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237217A (ja) |
-
1989
- 1989-03-10 JP JP1058153A patent/JPH02237217A/ja active Pending
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