JPH02237332A - 速度変換回路 - Google Patents
速度変換回路Info
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- JPH02237332A JPH02237332A JP1058729A JP5872989A JPH02237332A JP H02237332 A JPH02237332 A JP H02237332A JP 1058729 A JP1058729 A JP 1058729A JP 5872989 A JP5872989 A JP 5872989A JP H02237332 A JPH02237332 A JP H02237332A
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- Japan
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- clock
- data signal
- frequency divider
- speed conversion
- output
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- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は速度変換回路に関し、特に主データ信号と副デ
ータ信号とを時分割多重化したり、あるいは、逆に分離
したりする場合に用いる速度変換回路に関する。
ータ信号とを時分割多重化したり、あるいは、逆に分離
したりする場合に用いる速度変換回路に関する。
ディジタルマイクロ波通信システム等では、伝送すべき
主データ信号に伝送路の監視制御用等の副データ信号を
時分割多重化し合成データ信号として伝送することが行
われている。このような場合、例えば、主データ信号２
３７ビットに副データ信号１８ビットを時分割多重化し
、合成データ信号を２５５ビット／フレームにフレーム
構成する。副データ信号にはフレーム同期ビットを含ま
せておく。
主データ信号に伝送路の監視制御用等の副データ信号を
時分割多重化し合成データ信号として伝送することが行
われている。このような場合、例えば、主データ信号２
３７ビットに副データ信号１８ビットを時分割多重化し
、合成データ信号を２５５ビット／フレームにフレーム
構成する。副データ信号にはフレーム同期ビットを含ま
せておく。
時分割多重化前の主データ信号のクロックをＣＬＩ、そ
の周波数をｆＬとし、合成データ信号のクロックをＣＬ
２、その周波数をｆＨとすると、上記の例では、速度変
換比ｆＨ／ｆｒ．＝２ ５ ５７２３７である。主デー
タ信号をクロック数ｆＬからクロック周波数ｆ．に高速
に速度変換することにより主データ信号の２３７ビット
当り１８ビットの空タイムスロットを作り、これら空タ
イムスロットに副データ信号１８ビットを挿入する。
の周波数をｆＬとし、合成データ信号のクロックをＣＬ
２、その周波数をｆＨとすると、上記の例では、速度変
換比ｆＨ／ｆｒ．＝２ ５ ５７２３７である。主デー
タ信号をクロック数ｆＬからクロック周波数ｆ．に高速
に速度変換することにより主データ信号の２３７ビット
当り１８ビットの空タイムスロットを作り、これら空タ
イムスロットに副データ信号１８ビットを挿入する。
この速度変換は緩衝記憶装置（以下エラスティックメモ
リという）を用いて行われている。
リという）を用いて行われている。
エラスティックメモリのビット数は連続して挿入される
副データ信号のビット数以上が必要である。
副データ信号のビット数以上が必要である。
１フレーム中の副データ信号１８ビットが全部連続して
挿入され、エラスティックメモリのビット数を１ビット
にするとして以下説明する。
挿入され、エラスティックメモリのビット数を１ビット
にするとして以下説明する。
まず、クロックＣＬ１をＬ分周し、互にクロックＣＬＩ
の１周期ずつ位相のずれたＬ列の書込クロックを作る。
の１周期ずつ位相のずれたＬ列の書込クロックを作る。
又、クロックＣＬ２から副データ信号の挿入されるべき
連続１８タイムスロットのクロックパルスを取去った歯
抜けのクロックを作り、この歯抜けのクロックを、クロ
ックＣＬＩの分周と同様にして、Ｌ分周しＬ列の読出ク
ロックを作る。読出しクロックの各列は、歯抜けの部分
に相当する列間を除いては互にクロックＣＬ２の１周期
ずつ、又、歯抜けの部分に相当する列間では（１＋１
８）＝１ ９周期だけ位相がずれている。
連続１８タイムスロットのクロックパルスを取去った歯
抜けのクロックを作り、この歯抜けのクロックを、クロ
ックＣＬＩの分周と同様にして、Ｌ分周しＬ列の読出ク
ロックを作る。読出しクロックの各列は、歯抜けの部分
に相当する列間を除いては互にクロックＣＬ２の１周期
ずつ、又、歯抜けの部分に相当する列間では（１＋１
８）＝１ ９周期だけ位相がずれている。
これら書込クロック，読出クロックの各列をエラスティ
ックメモリの各ビットに１対１に対応させ、主データ信
号のビット列をエラスティックメモリの各ビットに順次
書込み、読出す、この処理により主データ信号は１列か
らＬ列に直列並列変換される。これらＬ列を再び直列に
変換すると、クロック周波数ｆＨに速度変換された主デ
ータ信号が得られ、その２３７ビット中の１ビットはク
？ックＣＬ２０１９周期の長さになっている。この１９
７クロック周期長のうち１８クロック周期長の部分に副
データ信号１８ビットを挿入する。
ックメモリの各ビットに１対１に対応させ、主データ信
号のビット列をエラスティックメモリの各ビットに順次
書込み、読出す、この処理により主データ信号は１列か
らＬ列に直列並列変換される。これらＬ列を再び直列に
変換すると、クロック周波数ｆＨに速度変換された主デ
ータ信号が得られ、その２３７ビット中の１ビットはク
？ックＣＬ２０１９周期の長さになっている。この１９
７クロック周期長のうち１８クロック周期長の部分に副
データ信号１８ビットを挿入する。
従来の速度変換回路は以下説明するようにしてクロック
Ｌ２を得ていた。
Ｌ２を得ていた。
ｖＣＯによりクロックＣＬ２となるべきクロックパルス
列を発生させる。このクロックパルス列の２５５周期ご
とにタイミングパルスを発生させる。又、クロックＣＬ
Ｉの２３７周期ごとにタイミングパルスを発生させる。
列を発生させる。このクロックパルス列の２５５周期ご
とにタイミングパルスを発生させる。又、クロックＣＬ
Ｉの２３７周期ごとにタイミングパルスを発生させる。
両タイミングパルスの位相が一致するようにＶＣＯを制
御することにより、■ＣＯの出力周波数はｆ■になる、
いいかえれば、ｖＣＯの出力はクロックＣＬ２になる。
御することにより、■ＣＯの出力周波数はｆ■になる、
いいかえれば、ｖＣＯの出力はクロックＣＬ２になる。
合成データ信号から副データ信号を取除き、残った主デ
ータ信号をクロック周波数ｆヨからクロック周波数ｆＬ
に低速に速度変換するのも上記とほぼ同様に行われる。
ータ信号をクロック周波数ｆヨからクロック周波数ｆＬ
に低速に速度変換するのも上記とほぼ同様に行われる。
この場合、合成データ信号のクロックＣＬ２から歯抜け
のクロックを作り、■Ｃ○によりクロックＣＬ１を得る
。歯抜けのクロックから書込クロックを作り、クロック
ＣＬＩ一５ から読出しクロックを作る。合成データ信号を書込クロ
ックでエラスティックメモリに書込む際に副データ信号
は除去される。
のクロックを作り、■Ｃ○によりクロックＣＬ１を得る
。歯抜けのクロックから書込クロックを作り、クロック
ＣＬＩ一５ から読出しクロックを作る。合成データ信号を書込クロ
ックでエラスティックメモリに書込む際に副データ信号
は除去される。
上述した従来の速度変換回路は、速度変換後のデータ信
号のクロックを発生するｖＣＯを制御する情報の得られ
るのが１フレーム周期中に１回と少いので、ＶＣＯによ
り得たクロックが雑音等の影響を受け易い欠点がある。
号のクロックを発生するｖＣＯを制御する情報の得られ
るのが１フレーム周期中に１回と少いので、ＶＣＯによ
り得たクロックが雑音等の影響を受け易い欠点がある。
本発明の目的は、ＶＣ○を制御する情報をより多く得る
ことができる速度変換回路を提供することにある。
ことができる速度変換回路を提供することにある。
本発明の速度変換回路は、緩衝記憶装置を用いてデータ
信号を速度変換する速度変換回路において、速度変換後
のデータ信号のクロックを発生する電圧制御発振器と、
前記速度変換後のデータ信号及び速度変換前のデータ信
号のうち高速である方のデータ信号のクロックからあら
かじめ定めた比率でほぼ均等にパルスを取除く第１のク
ロック除去器と、この第１のクロック除去器の出力をあ
らかじめ定めた分周比で分周する第１の分周器と、前記
速度変換後のデータ信号及び前記速度変換前のデータ信
号のうち低速である方のデータ信号のうク四ックを前記
あらかじめ定めた分周比で分周する第２の分局器と、こ
の第２の分周器の出力及び前記第１の分周器の出力を位
相比較し比較結果に基づき前記電圧制御発振器を制御す
る位相比較器と、前記速度変換後のデータ信号及び前記
速度変換前のデータ信号のうち高速である方のデータ信
号のクロックから前記あらかじめ定めた比率で連続して
パルスを取除く第２のクロック除去器と、この第２のク
ロック除去器の出力を前記あらかじめ定めた分周比で分
周する第３の分周器とを含んでいる。
信号を速度変換する速度変換回路において、速度変換後
のデータ信号のクロックを発生する電圧制御発振器と、
前記速度変換後のデータ信号及び速度変換前のデータ信
号のうち高速である方のデータ信号のクロックからあら
かじめ定めた比率でほぼ均等にパルスを取除く第１のク
ロック除去器と、この第１のクロック除去器の出力をあ
らかじめ定めた分周比で分周する第１の分周器と、前記
速度変換後のデータ信号及び前記速度変換前のデータ信
号のうち低速である方のデータ信号のうク四ックを前記
あらかじめ定めた分周比で分周する第２の分局器と、こ
の第２の分周器の出力及び前記第１の分周器の出力を位
相比較し比較結果に基づき前記電圧制御発振器を制御す
る位相比較器と、前記速度変換後のデータ信号及び前記
速度変換前のデータ信号のうち高速である方のデータ信
号のクロックから前記あらかじめ定めた比率で連続して
パルスを取除く第２のクロック除去器と、この第２のク
ロック除去器の出力を前記あらかじめ定めた分周比で分
周する第３の分周器とを含んでいる。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示すブロック図である
。
。
第１図に示す実施例は、ＶＣＯＬ，２５５分周器２，Ｍ
クロックカウンタ３，ＩＸ１８クロック除去器４，Ｌ分
周器５，位相比較器６，ループフィルタ７，Ｌ分周器８
，１８Ｘ１クロック除去器９，Ｌ分周器１０，Ｌビット
エラスティックメモリ１１，セレクタ１２，選択信号発
生器１３，Ｎフレームカウンタ１４を備えて構成されて
いる。
クロックカウンタ３，ＩＸ１８クロック除去器４，Ｌ分
周器５，位相比較器６，ループフィルタ７，Ｌ分周器８
，１８Ｘ１クロック除去器９，Ｌ分周器１０，Ｌビット
エラスティックメモリ１１，セレクタ１２，選択信号発
生器１３，Ｎフレームカウンタ１４を備えて構成されて
いる。
第１図に示す実施例は、クロックＣＬ１及び主データ信
号Ｄ１〜Ｄ８を高速に速度変換し、各データ列に副デー
タ信号ＤＳを挿入して合成データ信号Ｄｌｌ〜Ｄ１８及
びそれらのクロックＣＬ２を出力するものである。主デ
ータ信号Ｄ１〜Ｄ８の各列の連続２３７ビットの最後尾
ｎ副データ信号ＤＳの１８ビットを挿入して２５５ビッ
トのフレームを構成し合成データ信号Ｄｌｌ〜Ｄ１８と
するものとする。従って、クロックＣＬＩの周波数をｆ
Ｌ％ クロックＣＬ２の周波数をｆ．とすれば、ｆＨ＝
２５５ｆＬ／２３７である。
号Ｄ１〜Ｄ８を高速に速度変換し、各データ列に副デー
タ信号ＤＳを挿入して合成データ信号Ｄｌｌ〜Ｄ１８及
びそれらのクロックＣＬ２を出力するものである。主デ
ータ信号Ｄ１〜Ｄ８の各列の連続２３７ビットの最後尾
ｎ副データ信号ＤＳの１８ビットを挿入して２５５ビッ
トのフレームを構成し合成データ信号Ｄｌｌ〜Ｄ１８と
するものとする。従って、クロックＣＬＩの周波数をｆ
Ｌ％ クロックＣＬ２の周波数をｆ．とすれば、ｆＨ＝
２５５ｆＬ／２３７である。
Ｖ ＣＯ １ ， Ｉ Ｘ １ ８ クロック除去器
４，Ｌ分周器５，位相比較器６，ループフィルタ７はＰ
ＬＬループを構成しており、後に説明するように、この
ＰＬＬループの定常状態においてＶＣＯＩの出力はクロ
ックＣＬ２になっている。
４，Ｌ分周器５，位相比較器６，ループフィルタ７はＰ
ＬＬループを構成しており、後に説明するように、この
ＰＬＬループの定常状態においてＶＣＯＩの出力はクロ
ックＣＬ２になっている。
２５５分周器２はクロックＣＬ２を２５５分周し、合成
データ信号Ｄｌｌ〜Ｄ１８のフレームの先頭タイミング
を示すフレームパルスＦＰを発生する。Ｍクロックカウ
ンタ３は、フレームパルスＦＰでリセットされ、クロッ
クＣＬ２をＭパルス計数するごとにパルスを発生してリ
セットされることを繰返す。Ｍの値は、２５５／Ｍ≠１
８が成立する自然数とし、Ｍクロックカウンタ３は各フ
レームごとに約１８パルスをほぼ均等に出力する。
データ信号Ｄｌｌ〜Ｄ１８のフレームの先頭タイミング
を示すフレームパルスＦＰを発生する。Ｍクロックカウ
ンタ３は、フレームパルスＦＰでリセットされ、クロッ
クＣＬ２をＭパルス計数するごとにパルスを発生してリ
セットされることを繰返す。Ｍの値は、２５５／Ｍ≠１
８が成立する自然数とし、Ｍクロックカウンタ３は各フ
レームごとに約１８パルスをほぼ均等に出力する。
１×１８クロック除去器４は、Ｍクロックカウンタ３か
らパルスが入力するごとにクロックＣＬ２から１クロッ
クパルス又は２クロックパルスを取除く。
らパルスが入力するごとにクロックＣＬ２から１クロッ
クパルス又は２クロックパルスを取除く。
以上の操作の結果、１×１８クロック除去器４の出力は
クロックＣＬ２から１フレーム当リ１８クロックパルス
をほぼ均等に取除いた歯抜けのクロックになっている。
クロックＣＬ２から１フレーム当リ１８クロックパルス
をほぼ均等に取除いた歯抜けのクロックになっている。
この歯抜けのクロックはＬ分周器５でＬ分周され、位相
比較器６へ出力される。一方、クロックＣＬＩはＬ分周
器８でＬ分周され位相比較器６へ出力される。ＶＣＯ１
の発振周波数が止しくｆＨに制御されていればＬ分周器
５は各フレームごとに（２５５−１ ８）／Ｌ＝２３
７／Ｌクロックパルスを出力するはずであり、又、Ｌ分
周器８は各フレームごとに２３７／Ｌクロックパルスを
出力する。従って、位相比較器６の検出出力をループフ
ィルタ７で平滑し、こほ平滑出力がある一定値になるよ
うにＶＣＯＩを制御することにより、ＶＣＯＬの発振周
波数はｆ４に保たれる、いいかえれば、■Ｃ○１の出力
は正しいクロックＯＬ２になる。位相比較器６は各フレ
ームごとに２ ３ ７／Ｌ （＞ １）回の頻度で誤差
信号を出力することになる。
比較器６へ出力される。一方、クロックＣＬＩはＬ分周
器８でＬ分周され位相比較器６へ出力される。ＶＣＯ１
の発振周波数が止しくｆＨに制御されていればＬ分周器
５は各フレームごとに（２５５−１ ８）／Ｌ＝２３
７／Ｌクロックパルスを出力するはずであり、又、Ｌ分
周器８は各フレームごとに２３７／Ｌクロックパルスを
出力する。従って、位相比較器６の検出出力をループフ
ィルタ７で平滑し、こほ平滑出力がある一定値になるよ
うにＶＣＯＩを制御することにより、ＶＣＯＬの発振周
波数はｆ４に保たれる、いいかえれば、■Ｃ○１の出力
は正しいクロックＯＬ２になる。位相比較器６は各フレ
ームごとに２ ３ ７／Ｌ （＞ １）回の頻度で誤差
信号を出力することになる。
Ｌ分周器８はクロックＣＬ１をＬ分周して互にクロック
ＣＬＩの１周期ずつ位相のずれたＬ列の書込クロックを
作る。このＬ列のうちの任意の１列が分岐され、上述し
たように、位相比較器６へ出力される。
ＣＬＩの１周期ずつ位相のずれたＬ列の書込クロックを
作る。このＬ列のうちの任意の１列が分岐され、上述し
たように、位相比較器６へ出力される。
１８×１クロック除去器９は、クロックＣＬ２一ｌ〇一
からフレームパルスＦＰのタイミングで始まる連続１８
クコックパルスを取除き、歯抜けのクロックを出力する
。この歯抜けのクロックはＬ分周器１０で、Ｌ分周器８
におけると同様に、Ｌ分周されてＬ列の読出しクロック
となる。このＬ列の読出クロックは、歯抜けのクロック
の歯抜けの部分に相当する列間ではクロックＣＬ２の１
９周期だけ位相がずれ、その他の列間ではクロックＣＬ
２の１周期ずつ位相がずれている。これら書込みクロッ
ク，読出クロックの各列をＬビットエラスティックメモ
リ１１のＬビットのそれぞれに１対１に対応させ、例え
ば、主データ信号Ｄ１をＬビットエラスティックメモリ
１１の各ビットに順次書込み、読出すとＬ列のデータ列
が得られる。
クコックパルスを取除き、歯抜けのクロックを出力する
。この歯抜けのクロックはＬ分周器１０で、Ｌ分周器８
におけると同様に、Ｌ分周されてＬ列の読出しクロック
となる。このＬ列の読出クロックは、歯抜けのクロック
の歯抜けの部分に相当する列間ではクロックＣＬ２の１
９周期だけ位相がずれ、その他の列間ではクロックＣＬ
２の１周期ずつ位相がずれている。これら書込みクロッ
ク，読出クロックの各列をＬビットエラスティックメモ
リ１１のＬビットのそれぞれに１対１に対応させ、例え
ば、主データ信号Ｄ１をＬビットエラスティックメモリ
１１の各ビットに順次書込み、読出すとＬ列のデータ列
が得られる。
これらデータ列はセレクタ１２によって再び１列に変換
される。Ｌビットエラスティックメモリ１１からのＬ列
のデータ列を１列に変換するのみであると、各フレーム
の最後尾のビットはクロックＣＬ２の１９周期の長さに
なって出力される。セレクタ１２は、この１９周期長の
うち後の１８周期長に副データ信号ＤＳの１８ビットを
挿入する。
される。Ｌビットエラスティックメモリ１１からのＬ列
のデータ列を１列に変換するのみであると、各フレーム
の最後尾のビットはクロックＣＬ２の１９周期の長さに
なって出力される。セレクタ１２は、この１９周期長の
うち後の１８周期長に副データ信号ＤＳの１８ビットを
挿入する。
セレクタ１２の選択切替動作は選択信号発生器１３が発
生する制御信号によって制御され、又、選択切替動作の
タイミングは１８×１クロック除去器９が出力した歯抜
けのクロックから得られる。セレ゛クタ１２が出力した
１列のデータ列は、クロック周波数ｆＨの合成データ信
号Ｄｌｌになっている。セレクタ１２は並列直列変換機
能及び多重化機能の両機能を果たしている。
生する制御信号によって制御され、又、選択切替動作の
タイミングは１８×１クロック除去器９が出力した歯抜
けのクロックから得られる。セレ゛クタ１２が出力した
１列のデータ列は、クロック周波数ｆＨの合成データ信
号Ｄｌｌになっている。セレクタ１２は並列直列変換機
能及び多重化機能の両機能を果たしている。
ところで、Ｌ分周器５，１０に入力する各歯抜けのクロ
ックはいずれも２３７クロックパルス／フレームであり
、Ｎフレーム分のクロックパルス数２３７ＮがＬで割切
れるようにＮ及びＬの値を設定し、Ｎフレームカウンタ
１４でフレームパルスＦＰをＮ回計数するごとにパルス
を出力してＮフレームごとのパルスを得、このパルスで
Ｌ分周器５，１０をリセットすることにより、Ｌ分周器
５及び１０の分周位相をきめている。
ックはいずれも２３７クロックパルス／フレームであり
、Ｎフレーム分のクロックパルス数２３７ＮがＬで割切
れるようにＮ及びＬの値を設定し、Ｎフレームカウンタ
１４でフレームパルスＦＰをＮ回計数するごとにパルス
を出力してＮフレームごとのパルスを得、このパルスで
Ｌ分周器５，１０をリセットすることにより、Ｌ分周器
５及び１０の分周位相をきめている。
主データ信号Ｄ２〜Ｄ８も、データ信号Ｄ１とまったく
同様に並列処理されて、合成データ信号Ｄ１２〜Ｄ１８
となる。従って、Ｌビットエラスティックメモリ１１は
ＬＸ８ビットで構成され、セレクタ１２も選択切替機能
を８組もっている。
同様に並列処理されて、合成データ信号Ｄ１２〜Ｄ１８
となる。従って、Ｌビットエラスティックメモリ１１は
ＬＸ８ビットで構成され、セレクタ１２も選択切替機能
を８組もっている。
以上、第１図に示す実施例について説明した。
第２図は本発明の第２の実施例を示すブロック図である
。
。
第２図に示す実施例は、Ｍクロックカウンタ２１，１×
１８クロック除去器２２，Ｌ分周器２３．１８×１クロ
ック除去器２４，Ｌ分周器２５，Ｎフレーム力ウンタ２
６，ＶＣＯ２７，Ｌ分周器２８，位相比較器２９，ルー
プフィルタ３０，Ｌビットエラスティックメモリ３１，
セレクタ３２を備えて構成されている。
１８クロック除去器２２，Ｌ分周器２３．１８×１クロ
ック除去器２４，Ｌ分周器２５，Ｎフレーム力ウンタ２
６，ＶＣＯ２７，Ｌ分周器２８，位相比較器２９，ルー
プフィルタ３０，Ｌビットエラスティックメモリ３１，
セレクタ３２を備えて構成されている。
第２図に示す実施例は、第１図におけると同じクロック
ＣＬ２の合成データ信号ＤＩｌ〜Ｄ１８から副データ信
号ＤＳを取除き、低速に速度変換して主データ信号Ｄ１
〜Ｄ８及びそれらのクロックＣＬＩを出力するものであ
る。合成データ信号Ｄｌｌ〜Ｄ１８のフレームの先頭タ
イミングを示すフレームパルスＦＰは既に得られている
ものと−１＞ｐ− する。
ＣＬ２の合成データ信号ＤＩｌ〜Ｄ１８から副データ信
号ＤＳを取除き、低速に速度変換して主データ信号Ｄ１
〜Ｄ８及びそれらのクロックＣＬＩを出力するものであ
る。合成データ信号Ｄｌｌ〜Ｄ１８のフレームの先頭タ
イミングを示すフレームパルスＦＰは既に得られている
ものと−１＞ｐ− する。
Ｍクロックカウンタ２Ｌ ＩＸ１８クロック除去器２
２，Ｌ分周器２３，１８Ｘ１クロック除去器２４，Ｌ分
周器２５，Ｎフレームカウンタ２６は、第１図におげる
Ｍクロックカウンタ３，１×１８クロック除去器４，Ｌ
分周器５，１８Ｘ１クロック除去器９，Ｌ分周器１０，
Ｎフレーム力ウンタ１４とまったく同じ動作をする。Ｌ
分周器２３の出力は位相比較器２９の一方の入力になる
。Ｌ分周器２５が出力したＬ列のクロックはＬビットエ
ラスティックメモリ３１の書込クロックになる。
２，Ｌ分周器２３，１８Ｘ１クロック除去器２４，Ｌ分
周器２５，Ｎフレームカウンタ２６は、第１図におげる
Ｍクロックカウンタ３，１×１８クロック除去器４，Ｌ
分周器５，１８Ｘ１クロック除去器９，Ｌ分周器１０，
Ｎフレーム力ウンタ１４とまったく同じ動作をする。Ｌ
分周器２３の出力は位相比較器２９の一方の入力になる
。Ｌ分周器２５が出力したＬ列のクロックはＬビットエ
ラスティックメモリ３１の書込クロックになる。
ＶＣＯ２７，Ｌ分周器２８，位相比較器２９，ループフ
ィルタ３０はＰＬＬループを構成している。Ｌ分周器２
８は、第１図におけるＬ分周器８と同様に、Ｌ列のクロ
ックを出力し、これらクロックはＬビットエラスティッ
クメモリ３１の読出クロックになる。又、これらクロッ
クのうちの任意の１列が分岐されて位相比較器２９の他
方の入力になる。Ｌ分周器２３は、第１図に示す実施例
の説明で既に述べたように、各フレームごとに２ ３
７／Ｌクロックパルスを出力している。従って、位相比
較器２９の出力を平滑するループフィルタ３０の出力が
ある一定値になるように■Ｃｏ２７を制御することによ
り、Ｌ分周器２８出力が各フレームコトに２ ３ ７／
Ｌクロックパルスになり、ＶＣＯ２７出力は各フレーム
ごとに２３７クロックパルスになる、いいかえれば、Ｖ
ＣＯ２７出力は正しいクロックＣＬＩになる。
ィルタ３０はＰＬＬループを構成している。Ｌ分周器２
８は、第１図におけるＬ分周器８と同様に、Ｌ列のクロ
ックを出力し、これらクロックはＬビットエラスティッ
クメモリ３１の読出クロックになる。又、これらクロッ
クのうちの任意の１列が分岐されて位相比較器２９の他
方の入力になる。Ｌ分周器２３は、第１図に示す実施例
の説明で既に述べたように、各フレームごとに２ ３
７／Ｌクロックパルスを出力している。従って、位相比
較器２９の出力を平滑するループフィルタ３０の出力が
ある一定値になるように■Ｃｏ２７を制御することによ
り、Ｌ分周器２８出力が各フレームコトに２ ３ ７／
Ｌクロックパルスになり、ＶＣＯ２７出力は各フレーム
ごとに２３７クロックパルスになる、いいかえれば、Ｖ
ＣＯ２７出力は正しいクロックＣＬＩになる。
各フレームの２３７ビ゛ット目からクロックＣＬ２の１
８周期の期間、Ｌ分周器２５が出力した書込クロックは
いずれも立上らないので、例えば、合成データ信号Ｄｌ
ｌをＬビットエラスティックメモリ３１に書込むとき、
合成データ信号Ｄｌｌのフレームの最後尾に挿入されて
いる副データ信号ＤＳの１８ビットは書込まれず捨去ら
れる。書込まれた各ビットはＬ列のデータ列として読出
さ九る。セレクタ３２は、ビットエラスティックメモリ
３１からのＬ列のデータ列をクロックＣＬＩの周期で順
次切替えて出力することにより、１列の主データ信号Ｄ
１を出力する。セレクタ３２０選択切替動作は選択信号
発生器３３が発生する制御信号によって制御される。
８周期の期間、Ｌ分周器２５が出力した書込クロックは
いずれも立上らないので、例えば、合成データ信号Ｄｌ
ｌをＬビットエラスティックメモリ３１に書込むとき、
合成データ信号Ｄｌｌのフレームの最後尾に挿入されて
いる副データ信号ＤＳの１８ビットは書込まれず捨去ら
れる。書込まれた各ビットはＬ列のデータ列として読出
さ九る。セレクタ３２は、ビットエラスティックメモリ
３１からのＬ列のデータ列をクロックＣＬＩの周期で順
次切替えて出力することにより、１列の主データ信号Ｄ
１を出力する。セレクタ３２０選択切替動作は選択信号
発生器３３が発生する制御信号によって制御される。
合成データ信号Ｄ１２〜Ｄ１８も、合成データ信号１１
とまったく同様に並列処理されて、主データ信号Ｄ２〜
Ｄ８になる。
とまったく同様に並列処理されて、主データ信号Ｄ２〜
Ｄ８になる。
位相比較器２９が各フレームごとに２ ３ ７／Ｌ（》
１）回の頻度で誤差信号を出力することは第１図に示す
実施例におけると同じである。
１）回の頻度で誤差信号を出力することは第１図に示す
実施例におけると同じである。
以上、第２図に示す実施例について説明した。
ところで、上述した２つの実施例において、ＶＣＯを制
御する情報が得られるフレーム当りの回数２３７／Ｌは
、 ２３７／Ｌ＝２３７／｛２５５−２３７＋（Ｌ−１８）
｝＝１／ ｛２ ５ ５／２ ３ ７−１＋ （Ｌ−１
８） ／２ ３ ７｝＝１／（速度変換比−１＋α） と表現できる。一般にαはたかだか１速度変換比−１
の大きさであるから、本発明の速度変換回路において■
ＣＯを制御する情報が得られるフレーム当りの回数は１
／ 速度変換比−１ からその１／２程度になる。本発
明の速度変換回路が用いられるのは 速変換比−１ が
１より十分小さい場合であると考えられるので、この回
数は従来におけるフレーム当り１回よりはるかに多い。
御する情報が得られるフレーム当りの回数２３７／Ｌは
、 ２３７／Ｌ＝２３７／｛２５５−２３７＋（Ｌ−１８）
｝＝１／ ｛２ ５ ５／２ ３ ７−１＋ （Ｌ−１
８） ／２ ３ ７｝＝１／（速度変換比−１＋α） と表現できる。一般にαはたかだか１速度変換比−１
の大きさであるから、本発明の速度変換回路において■
ＣＯを制御する情報が得られるフレーム当りの回数は１
／ 速度変換比−１ からその１／２程度になる。本発
明の速度変換回路が用いられるのは 速変換比−１ が
１より十分小さい場合であると考えられるので、この回
数は従来におけるフレーム当り１回よりはるかに多い。
以上説明したように本発明は、速度変換後のデータ信号
のクロックを発生する■ＣＯを制御する情報が従来にお
けるよりはるかに多くの頻度で得られるので、ＶＣＯに
より得たクロックが雑音等から受ける影響を軽減できる
効果がある。
のクロックを発生する■ＣＯを制御する情報が従来にお
けるよりはるかに多くの頻度で得られるので、ＶＣＯに
より得たクロックが雑音等から受ける影響を軽減できる
効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック図である。 １・・・・・・ｖＣＯ、２・・・・・・２５５分周器、
３・・・・・・Ｍクロックカウンタ、４・・・・・・１
×１８クロック除去器、訃・・・・・Ｌ分周器、６・・
・・・・位相比較器、７・・・・・・ループフィルタ、
８・・・・・・Ｌ分周器、９・・・・・・１８×１クロ
ック除去器、１０・・・・・・Ｌ分周器、１１・・・・
・・Ｌビットエラスティックメモリ、ｌ２・・・・・・
セレクタ、１３・・・・・・選択信号発生器、１４・・
・・・・Ｎフレームカウンタ、２１・・・・・・Ｍクロ
ックカウンタ、２２・・・・・・ＩＸ１８クロック除去
器、２３・・・・・・Ｌ分周器、２４・・・・・・１８
×１クロック除去器、２５・・・・・・Ｌ分周器、２６
・・・・・・Ｎフレームカウンタ、２７・・・・・・Ｖ
Ｃ０，２８・・・・・・Ｌ分周器、２９・・・・・・位
相比較器、３０・・・・・・ループフィルタ、３１・・
・・・・Ｌビットエラスティックメモリ、３２・・・・
・セレクタ、３３・・・・・選択信号発生器。 代理人 弁理士 内 原 晋 −１８ミ
本発明の第２の実施例のブロック図である。 １・・・・・・ｖＣＯ、２・・・・・・２５５分周器、
３・・・・・・Ｍクロックカウンタ、４・・・・・・１
×１８クロック除去器、訃・・・・・Ｌ分周器、６・・
・・・・位相比較器、７・・・・・・ループフィルタ、
８・・・・・・Ｌ分周器、９・・・・・・１８×１クロ
ック除去器、１０・・・・・・Ｌ分周器、１１・・・・
・・Ｌビットエラスティックメモリ、ｌ２・・・・・・
セレクタ、１３・・・・・・選択信号発生器、１４・・
・・・・Ｎフレームカウンタ、２１・・・・・・Ｍクロ
ックカウンタ、２２・・・・・・ＩＸ１８クロック除去
器、２３・・・・・・Ｌ分周器、２４・・・・・・１８
×１クロック除去器、２５・・・・・・Ｌ分周器、２６
・・・・・・Ｎフレームカウンタ、２７・・・・・・Ｖ
Ｃ０，２８・・・・・・Ｌ分周器、２９・・・・・・位
相比較器、３０・・・・・・ループフィルタ、３１・・
・・・・Ｌビットエラスティックメモリ、３２・・・・
・セレクタ、３３・・・・・選択信号発生器。 代理人 弁理士 内 原 晋 −１８ミ
Claims (1)
- 緩衝記憶装置を用いてデータ信号を速度変換する速度変
換回路において、速度変換後のデータ信号のクロックを
発生する電圧制御発振器と、前記速度変換後のデータ信
号及び速度変換前のデータ信号のうち高速である方のデ
ータ信号のクロックからあらかじめ定めた比率でほぼ均
等にパルスを取除く第１のクロック除去器と、この第１
のクロック除去器の出力をあらかじめ定めた分周比で分
周する第１の分周器と、前記速度変換後のデータ信号及
び前記速度変換前のデータ信号のうち低速である方のデ
ータ信号のクロックを前記あらかじめ定めた分周比で分
周する第２の分周器と、この第２の分周器の出力及び前
記第１の分周器の出力を位相比較し比較結果に基づき前
記電圧制御発振器を制御する位相比較器と、前記速度変
換後のデータ信号及び前記速度変換前のデータ信号のう
ち高速である方のデータ信号のクロックから前記あらか
じめ定めた比率で連続してパルスを取除く第２のクロッ
ク除去器と、この第２のクロック除去器の出力を前記あ
らかじめ定めた分周比で分周する第３の分周器とを含む
ことを特徴とする速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058729A JPH07121001B2 (ja) | 1989-03-10 | 1989-03-10 | 速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058729A JPH07121001B2 (ja) | 1989-03-10 | 1989-03-10 | 速度変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02237332A true JPH02237332A (ja) | 1990-09-19 |
| JPH07121001B2 JPH07121001B2 (ja) | 1995-12-20 |
Family
ID=13092594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058729A Expired - Lifetime JPH07121001B2 (ja) | 1989-03-10 | 1989-03-10 | 速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07121001B2 (ja) |
-
1989
- 1989-03-10 JP JP1058729A patent/JPH07121001B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07121001B2 (ja) | 1995-12-20 |
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Legal Events
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