JPH0223752U - - Google Patents

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JPH0223752U
JPH0223752U JP10953988U JP10953988U JPH0223752U JP H0223752 U JPH0223752 U JP H0223752U JP 10953988 U JP10953988 U JP 10953988U JP 10953988 U JP10953988 U JP 10953988U JP H0223752 U JPH0223752 U JP H0223752U
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JP
Japan
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bits
data
control unit
circuit
data bus
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JP10953988U
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Description

【図面の簡単な説明】
第１図はこの考案が適用されるＬＳＩの構成の
概要を示すブロツク図、第２図はこの考案の実施
例を示す回路図、第３図は実施例の動作を示すタ
イム・チヤートである。 ２…データ・バス、３…クロツク・ライン、１
０…制御部、１１，１２，…，１８，…，１ｎ…
機能回路（機能部）、２１…Ｄ型フリツプフロツ
プ（出力回路）、２２Ａ，２２Ｂ…デコード回路
、２５Ａ，２５Ｂ…Ｄ型フリツプフロツプ（ラツ
チ回路）。

Claims (1)

  1. 【実用新案登録請求の範囲】 制御部とこれによつて制御される複数の機能部
    とがクロツク・ラインおよびデータ・バスによつ
    て接続されている構成において、 機能部を指定するアドレス・ビツトと指定した
    機能部に与えるべきデータ・ビツトとの総ビツト
    数がデータ・バスのビツト幅内に収まるようにし
    、 制御部には、上記アドレス・ビツトとデータ・
    ビツトとを同時に、制御部からクロツク・ライン
    に出力されるクロツク・パルスに同期して所定時
    間の間出力する出力回路を設け、 各機能部には、データ・バスを通して与えられ
    るアドレス・ビツトをデコードして自己を指定し
    ている場合に、クロツク・ラインから与えられる
    クロツク・パルスの所定タイミングでラツチ信号
    を発生するデコード回路と、データ・バスを通し
    て入力するデータ・ビツトを上記デコード回路か
    ら与えられるラツチ信号のタイミングでラツチす
    るラツチ回路とを設けたことを特徴とする、 データ伝送回路。
JP10953988U 1988-07-27 1988-07-27 Pending JPH0223752U (ja)

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JP10953988U JPH0223752U (ja) 1988-07-27 1988-07-27

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JPH0223752U true JPH0223752U (ja) 1990-02-16

Family

ID=31345878

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JP10953988U Pending JPH0223752U (ja) 1988-07-27 1988-07-27

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