JPH02238379A - 装置またはラインの接続またはスイッチングの試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、チェックワードによって第１のグループのラ
インと第２のグループのライン間の接続を試験する方法
に関する。

〔従来技術〕

パリティおよびチェックビット、すなわち一般にはエラ
ー検出およびエラー訂正用のチェックワードを使用、発
生および伝送し、信号がエラーなしで送信されたかどう
かに関して例えば伝送チャンネルの終り等のそれらのシ
ンドロームから結論を出すことが知られている。

これは同様に、例えば光学セクションまたは空間分割マ
ルチプレクススイッチングマトリクス等のようなスイッ
チングシステムおよび回路網による電気信号の伝送にも
適合する。信号を形成する限定された数の連続ビットか
らチェックワードを決定し、適用可能ならば、受信され
たビットを評価することによって伝送チャンネルにおり
るエラーの存在に関して結論を導くために、エラー検出
および訂正の論理として種々の方法が知られている。

［発明の解決すべき課題］ このタイプの訂正方法において、チェックされる単位を
成す多数のビットが伝送されるまで、必ずある時間が必
要とされる。これらのビットの全てが受信された場合の
み、それらからシンドロームを決定し、それから結論を
導くことができる。

いくつかのチャンネルが伝送系に含まれる場合、これら
の各チャンネルに対してこのタイプの方法を使用するこ
とが必要である。これは比較的高いスイッチング努力を
要する。さらに、これらの方法は、ライン上の信号が例
えばバスラインの場合には常に同一方向に進行しない場
合には使用不可能である。

本発明は、スイッチング努力が減少され、常に伝送され
る情報だけでなくシステムの完全な表現能力もチェック
されるという意味において試験処理の能力が向上される
ように上記のタイプの方法をさらに発展することである
。その方法は特に空間分割マルチプレクススイッチング
マトリクスに適している。

［課題解決のための手段］ これは、本発明にしたがって第１のチェックワードは連
続的に並列ベースで第１のグループのライン上の信号か
ら得られ、同じ規則にしたがって第２のチェックワード
は連続的に並列ベースで第２のグループのライン上の信
号から得られ、２つのチェックワードは比較され、チェ
ックワードが一致しない場合エラー表示が与えられる方
法および入力に接続された第１のグループのラインを有
し、そこから第１のチェックワードを導出するパリテイ
発生器と、入力に接続された第２のグループのラインを
有し、そこから第２のチェックワードを導出するパリテ
イチェツカーと、チェックワードを比較する論理素子と
を具備する装置によって実行される。他の有効な発展部
分は特許請求の範囲の請求項２乃至１１に記載されてい
る。

本発明によると、チェックワードすなわち最も簡単な場
合にはパリテイビットは１つのチャンネルで同時に連続
して送信および受信された文字から導出されるのではな
く、その代わりにチェックワードは常に複数のチャンネ
ルまたはラインに関する時間、および互いに比較される
システムの位置（例えば入力および出力）に正確に存在
する複数の信号から形成される。伝送されたチェックワ
ードはシステムの出力で形成されたチェックワードと比
較される（シンドロームチェック）。２つのチェックワ
ードが一致しない場合すなわちシンドロームが奇数の場
合、エラーが存在する。一方既知の方法において、チェ
ックワードはそれぞれの場合に時間に関して直列的にお
よびチャンネルに関して個別に形成され、本発明におい
てそれらは時間に関して並列ベースで、システムに関し
て包括ベースすなわちチャンネルに関して個別的ではな
く形成される。

入力におけるチェックワードは、もちろん正確に送信さ
れた場合ではあるが、各入力の各対応した出力に対する
関係が１；１である場合、全ての入力信号が再び出力信
号として例えば空間分割マルチプレクススイッチングマ
トリクスに現れた場合にのみ出力におけるチェックワー
ドと同一である。入力の対応した出力との関係が１：１
でない場合、すなわち例えば入力がいくつかの出力に接
続された場合（テレビジョンプログラムが複数の加入者
によって受信された場合）、本発明では補助チェックワ
ードによって考慮に入れられる。

本発明による方法によって、空間分割マルチプレクスス
イッチングマトリクスのラインおよび接続をチェックす
るだけでなく、所定の時間に第１の組の信号から得られ
たチェックワードを第２の組の信号から得られたチェッ
クワードと関連することが可能である限りにおいてほと
んどシステム全体をチェックすることができるので、チ
ェックワードの比較により全てのチャンネルおよびスイ
ッチング装置が完全に動作していることを決定すること
ができる。これらの仮定の下に、本発明による方法はま
たシステムの種々の階級レベルで同時に使用されること
ができる。エラー検出は既知の方法でエラー訂正と組合
せられることができる。

本発明の実施例およびその有効な発展形態は以下におい
て添付された図面を参照して説明される。

［実施例コ 第１図は、［（ｎ十ｍ）Ｘｍ］スイッチングマトリクス
として（ｎ＋ｍ）個の入力ラインおよびｍ個の出力ライ
ンを具備した空間分割マルチプレクススイッチングマト
リクスＫの既知の構造を示す。（　ｎ　＋　ｍ　）個の
入力ラインはｎ個の入力ラインＤ，，Ｄ２・・・Ｄ，と
ｍ個の入力ラインＣＩ，Ｃ２・・・Ｃ．（拡大入力）と
に分割される。ｍ個の出力ラインＹ，，Ｙ２・・・Ｙ．
も設けられる。ｎ一ｍ−１８であることが好ましい。出
力ラインＹｋと入力ラインＤＩとの全ての交差点には第
２図のような制御入力ａおよびｂを有するスイッチング
セルＳがある。ラインの制御入力ａは全てこのラインに
関連した出力デコーダＯＤの制御ラインと接続されてい
る。列の制御入力ｂは全て入力デコーダＥＤの関連した
制御ラインと一致する。拡大入力ラインＣには、示され
ている対角線関係が存在スル。出力デコーダＯＤおよび
入力デコーダＥＤの制御は既知の方法で実行され、バス
ＣＴＲによって示される。出力デコーダＯＤの付勢はラ
インＥによって行われる。クロツク回路Ｃ１は出力ライ
ンＹｋに接続されている。

スイッチングセルＳの入力ａおよびｂ（第２図）が１状
態である、すなわちａ−ｂ−１の場合、ライン中の前に
位置されたスイッチングセルから入来する関連した入力
ラインＤ，上または入力ラインＸｋ上に１があるならば
、Ｙｋ−Ｄ＋ｖＸｋすなわち出力信号］が出力ラインＹ
ｋ上に表れる。

これは第２図による通常のゲートおよび双安定性フリッ
プフロップを使用するスイッチングセルＳの構造のため
である。スイッチングセルＳのスイッチング状態はフリ
ップフロップの出力Ｑの状態によって決定される。それ
は直列接続されたアンドゲートおよびインバータを具備
した２進メモリＢＣを形成する。Ｑはａ−ｂ−１のとき
１になる。

ａ−１およびｂ−ｏならばＱは０に変イつる。ａ　−０
ならばＱは変化しない。通常、出力デコーダがラインＥ
によって付勢されると直ちに１つのラインに１およびそ
の他の全ラインに０を与える。そうでなければラインは
全て０に等しい。この結果として１つの入力ラインＤ，
またはＣ，は正確に各出力ラインＹｋにスイッチされる
。

第３図において、本発明の実施例によるチェッカーを具
備した空間駆動マルチプレクススイッチングマトリクス
が詳細に示されている。

入力ラインＤ，，Ｄ２・・・Ｄ．および拡大入力ライン
Ｃ，，Ｃ．・・・Ｃ．．上に入来したデータは各スイッ
チングセルＳに対して並列に供給されると共にパリテイ
発生器ＰＧに共給され、このパリテイ発生器ＰＧはそこ
からのチェックワードＦＢＩ（実施例では１チェックピ
ット）を導出する。導出は一般的規則にしたがって、す
なわち信号１を伝送する入力ラインの数が奇数ならばチ
ェックビットは“１＃であり、１を伝送したするライン
の数が偶数ならば“０“であるように第３図に示された
ように行われる。もちろんその他の関係も可能である。

チェックビットＰＢＩはＸＯＲゲートＧ２の入力に供給
される。

出力ラインＹ，，・・・，Ｙ１はバリテイチェッカーＰ
Ｃにも出力を供給する。一般に第３図によるチェックワ
ード、この場合チェックビットＰＢ２はそこで得られ、
これは重用である。これはチェックピットＦＢＩがパリ
テイ発生器ＰＧにおいて得られた同じ規則にしたがって
行われる。すなわち奇数の入力ラインが１を伝送した場
合１であり、偶数の入力ラインが１を伝送した場合には
Ｏである。全入力ラインＤ．，ＣＩが正確に１つの出力
ラインＹ．と接続されるという仮定の下では、チェック
ワードまたはチェックまたはパリテイビットＦＢＩおよ
びＰＢ２は同一である（ｎ十ロ１〉ｍ）。

チェックビットＰＢ２はＸＯＲゲートＧ１の第１の入力
に供給される。ＰＢ２が１に等しく、Ｇ１の別の入力に
も１が供給されなければ（訂正のために）、出力Ｇ１は
１になる。ＰＢＩおよびＰＢ２が共に１に等しいならば
、排他オアゲートＧ２の出力における信号は０であり、
したがってオアゲートＧ６の出力にはエラーアラームを
含まないという結果になる。その場合、チェックは正、
すなわち入力と出力との間にエラーは存在せず、したが
って信号はエラーなしでシステムの入力から出力に伝送
されることが示される。

デコーダＯＤおよびＥＤによる制御に基づいて、１を伝
送する入力ラインＤ，，Ｃ，は１つの出力ラインだけで
なく、複数の出力ラインＹ，にも、またはゼロ出力ライ
ンに接続されることができるという事実は、パリティ訂
正ブロックＰＣＢにおいて考慮される。これは、チェッ
クビットＰＢＩがチェックピットＰＢ２と同じでない結
果が生じる可能性があるためである。第３図による実施
例において、パリティ訂正ブロックは特別な場合の補助
チェックワードとして補助チェックビットを形成するＸ
ＯＲゲートＳ１・・・Ｓ　ｎｉｌ　　アンドゲートＢ，
・・・Ｂ．，Ａ，・・・ＡＨ、およびＸＯＲゲートＧ．
，Ｇ４から構成されている。入力ラインＤ，に関連した
全メモリＢＣの出力は、ライン１によって各場合におい
てＳ，の入力に接続されている。

Ｓ，・・・Ｓ．の出力はアンドゲートＡ１・・・Ａ７の
反転入力に供給され、続いてそれらの出力がＧ４の入力
に接続される。入力ラインＤ，・・・Ｄ，はまたそれぞ
れの場合において直接Ａ，・・・Ａ．の別の入力に接続
されている。Ｃ１・・・Ｃ．と関連された列のメモリＢ
Ｃの出力は１つのＸＯＲゲートＳ　ａｌｌの入力に供給
され、アンドゲートＢ，・・・Ｂｆｆｉの反転入力にも
供給される。Ｃ　Ｉ　＋　・・・，Ｃ，自身は各場合に
おいてＸＯＲゲートＧ，に全て洪給される出力を有する
Ｂ１，・・・，Ｂ。の非反転入力に供給される。Ｇ３の
出力はＧ４の入力に再供給される。

動作は以下の通りである。ＰＧの出力におけるパリティ
ピットＰＢＩは、入力信号が反復的に出力Ｙ．に洪給さ
れた場合には変化しない。所定の入力ラインＤ１　（ｉ
＝１，・・・，ｎ）が偶数，の出力ラインＹｋに接続さ
れ、Ｄ１における信号が１に等しい場合、パリテイ発生
器ＰＣの出力におけるパリテイビットＰＢ２は変化する
。そうでなければ、すなわちＤ１が奇数の出力ラインＹ
ｋに接続された場合、それは変化しない。この変化を補
償するために、入力ラインＤ．に接続された全ての２進
メモリセルＢＣのパリティは、ＸＯＲゲートＳＩによっ
て導出され、反転されてＤＩからの信号と共にアンドゲ
ートＡ，に供給される。このようにして、ｎ個の補助チ
ェックビットが出力Ａで得られる（ｉ−１，・・・，ｎ
）。

ラインＣＪ　（ｊ−１，・・・，ｍ）が対応した出力ラ
インＹ，に接続されず、ＣＩにおける信号が“１”に等
しい場合、パリテイおよびチェックビットＰＢ２はまた
変化する。そうでなければ、出力におけるパリテイの変
化はない。入力ラインＣ１・・・Ｃ，用の補助チェック
ビットは、アンドリンクＢＩ　＋　・・・，Ｂ．．およ
びＸＯＲリンクＧ，から導出される。回路全体に対する
パリティ訂正用の補助チェックビットは、ＸＯＲゲート
Ｇ４にゲー｝ＡｔおよびゲートＧ，の出力を供給するこ
とによって得られる。

例えば、２進メモリセルＢＣが入力Ｄ，に対して接続さ
れた場合、すなわちそれらが出力Ｑにおいて信号１を有
する場合、０の出力は関連したＸＯＲゲートＳ，の出力
で得られ、信号１は直列に接続されたアンドゲートＡ．
の入力で得られる。

入力ラインＤ，が信号１を伝送しているために、同じア
ンドゲートＡ．の別の入力が入力において１を有する場
合、アンドゲートＡｌの出力は１に等しい。この結果、
１はまた直列に接続されているＸＯＲゲートＧ４の入力
にも与えられる。

ＸＯＲゲートＳ　＋＋＋ｌはデータ入力Ｃ．に対して十
分である。１つのスイッチングセルＳだけ、したがって
１つの２進メモリセルだけが１列に１つづつ与えられる
ため、他のものは省略可能である。

例えば、信号１を伝送する入力ラインＤ，またはＣ，が
２つの入力Ｙｋにスイッチされた場合、これは最初に１
に等しいパリテイビットＰＢＩとなり、一方同時にパリ
テイピットＰＢ２は０に等しい。しかしながら、信号１
はＳ１およびＡ，を介してＧ４に供給されるので、出力
Ｇ１は適切に訂正される。したがって、Ｇ２の出力はＦ
ＢＩおよびＰＢ２が一致した場合と同−である。

空間分割マルチプレクススイッチングマトリクスの状態
メモリＢＧにおけるエラーを検出するために、全て［（
ｎ＋１）Ｘｍ］個のメモリセルＢＣに対するパリテイお
よびチェックビットはメモリパリティチェッカーＰＳに
おいて得られる。

第３図において、これはＸＯＲゲートＧ，から構成され
ている。奇数ｍの場合において、インバータがまたゲー
トＧＳに直列に接続されなければならない。

例えば１つ以上の制御出力が１に等しい場合、第３図に
おいてＸＯＲゲートＧ６およびＮＡＮＤゲートＧ７から
構成された出力パリテイチェッカーＯＤＰによって出力
デコーダＯＤの制御出力において検出されることもでき
る。

したがって、実施例ではパリティチェックはある訂正内
容により入力および出力の両方で実行され、これはチェ
ックされる完全なスイッチングマトリクスの動作の場合
、或はさらに一般的に言えば回路網がチェックされる場
合に一致しなければならない。これは比較（シンドロー
ム計算）において決定される。付加的なエラーは、故障
状態を検出するために本質すなわち既存の回路冗長を使
用する回路により検出されることができる。

記載された監視は連続動作中に（ライン上で）実行され
る。それは永久的および一時的エラーを検出することが
できる。自動エラー検出は特に一時的エラーの検出に重
要であり、これはオフライン試験の場合は検出されない
でいる。システムユニットの故障程度は現れるエラーの
周波数から検出されることができる。

一般的に方法において、試験は、実施例における単一チ
ェックビットに与えられる既知の試験コードにより入力
および出力の両方で実行される（　Ｊ　．　Ｍ　ａｃＷ
　１１１１ａｍｓおよびＮ．Ｊ．Ａ．Ｓ　Ｉｏａｎｅに
よるエラー訂正コード（北オランダ、１９７８年）と同
等である）。このチェックは、パリティ発生器ＰＧにお
いて（ｎ　＋ｍ）個の入力信号の全体的なパリティをも
たらす。出力における対応したパリテイビットはパリテ
ィチェツカーＰＣから得られる。両装置は、ＸＯＲゲー
トから構成される線形ブロックコードに基づいている。

ユニットＰＧおよびＰＣによって導出されたチェックま
たはパリティピットは、入力ラインのいくつかをゼロ出
力ラインまたは複数の出力ラインに接続させることがで
きるため異なることが可能である。

これは、スイッチングセルＳを決定する２進メモリセル
ＢＣの内容に基づいて訂正される。パリテイ訂正ビット
はパリテイ訂正ブロックＰＣＢによって発生され、ＸＯ
ＲゲートＧ１中でパリティチェッカーＰＣの出力におけ
る信号に付加される。

その結果得られたＰＢ２−はＧ２においてＦＢＩと比較
される。Ｇ２の出力が１に等しい場合、これはエラーを
示す。

それぞれ２つの入力を具備している合計［　ｍ　ｎ　＋
　５　ｍ　＋３　ｎ　＋　１　］個のゲート回路が付加
的なスイッチング素子として必要とされる。このスイッ
チング努力は合計スイッチング装置の複雑性のほんの一
部分である。

このビルトイン構造的な冗長性により、以下の永久およ
び一時的エラーを検出することができる。

Ａ．スイッチング領域において（広帯域）：１．スイッ
チングセルおよび夕ロック回路における全ての個々のエ
ラー（一般的に奇数倍数の全エラー） ２．パリテイ発生器ＰＣ，パリテイチェツカーＰＣおよ
びゲートＧ１およびＧ２における全ての個々の（奇数）
エラー ３．パリティ訂正ブロックＰＣＢにおける全ての個々の
（奇数）エラー Ｂ，制御領域において（狭帯域）： ４．メモリ中および入力デコーダの出力における全ての
個々の（奇数）エラー、例えばデコーディングの故障ま
たは二重（偶数）デコーディング。

デコーディングの故障はデコーダの出力全てが０に等し
く、一方ラインＥ上の付勢信号が１に等しいことを示し
、二重デコーディング（偶数）は２（またはある偶数）
個の出力が１に等しいことを意味する ５．出力検出器の出力における、および出力パリテイチ
ェッカー中の全ての単一（奇数）エラー６．メモリパリ
テイチェツクの全ての単一（奇数）エラー ７．以下のタイプの２つのエラーの組合せである全ての
倍数エラー（特に二重エラー）：１と４；１と５；１と
６；２と４；２と５：２と６；３と５；３と６；４と５
；４と６特定のデータおよび制御命令に対して上記のタ
イプのエラーとして現れる全ての永久エラーもまた検出
される。

本発明によるチェックは、システム全体の動作状態の下
で連続的に行われ、試験におけるスイッチング処理のた
めに付加的な試験装置が不要であるオンライン試験であ
る。

本発明によるチェックにおいて、信号が試験されたライ
ンにおいて進行する方向、およびそれらが常に同一方向
に進行するかどうかも関係ない。

したがって、本発明は、例えば多数のラインから成るバ
スとの接続の場合にバス上およびこれに接続された回路
中に同じ信号が存在するかどうかを検出するために第４
図にしたがって使用されることができる。このようにし
て、（Ｓｔ）間の接触が完全にチェックされる。

一時的に表われるだけの全エラーの大部分は、接触部（
プラグ接続部、はんだ付け部分、接着位置）のエラーに
よって発生されている。永久的なエラーは通常簡単に検
出される。

監視は、例えば一方で第１のチェック回路ＰＳＩにおい
てチェックワード、好ましくは単一チェックビットＰ１
がバスライン全体にわたって形成され、他方において接
続された回路の側でチェックワードが同様に第２のチェ
ック回路ＰＳ２において対応したラインにわたって形成
され、別のチェックワードと比較されるように行われる
。

このために２つのチェックワードの少なくとも１つ（こ
の場合Ｐｉ）は別の側に送信されなければならない。こ
の場合、個々のライン上の信号の本質は完全に無関係で
ある。電源電圧を具備したラインでも含まれることがで
きる。その場合、チェック回路はまた例えばダイオード
回路網によってそれ自身の給電のために供給電源を使用
することができる。重要なことは、チェックワードの形
成、これらの比較またはエラー信号の出力は定められた
信号状態が全ライン上にあるときにのみ発生するという
ことだけである。このために、比較結果は第２のチェッ
ク回路ＰＳ２によってクロックバルスＴおよびフリップ
フロツプＦＦで出力される。

しかしながら、例えばスイッチングマトリクスの場合の
ように監視された位置間で遅延が生じた場合、これらは
互に同じでなければならない。チェックワードの遅延は
また互いに調節されなければならない。しかしながらこ
のような場合、全ての信号はまた同一方向に進行しなけ
ればならない。

本発明はまた階級構造を有する回路装置に適用すること
ができる。これは非常に頻繁に行われている。

複数の集積回路は一般に装置を形成するように印刷回路
板上でグループ化され、複数の印刷回路板は背面印刷回
路板（バックパネル）によって大きいユニットにグルー
プ化され、複数のユニットはシステムにグループ化され
る。

各集積回路において、チェックビットはその接続ライン
全てを介して形成され、印刷回路板上に出力されること
ができる。さらにチェックビットは印刷回路板から出る
ラインの全てを介して印刷回路板上に形成されることが
できる。このために要求されるチェック回路はプラグお
よびジャック中に一体に形成されることができる。チェ
ックビットの相互比較において、個々のライン上の信号
は全体的に形成された多数または少数のチェックピット
中に入ることが考慮されなければならない。

これは第３図による回路におけるパリテイ接続の形態に
一致する。

これは階級レベルで連続されることができる。

本発明による方法で検出されたエラーを訂正するために
多数の既知のエラー訂正方法が使用されることができる
。

【図面の簡単な説明】

第１図は、本発明による空間分割マルチプレクススイッ
チングマトリクスＫを示す。 第２図は第１図のスイッチングセルＳの構造を示す。 第３図は、本発明を含む第１図のものに類似した空間分
割マルチプレクススイッチングマトリクスの実施例を示
す。 第４図は本発明により監視のためにバスラインに接続さ
れた実施例を示す。 Ｓ・・・スイッチングセル、Ｃｌ・・・クロツク回路、
ＣＴＲ・・・バス、ＥＤ・・・入力デコーダ、ＯＤ・・
・出力デコーダ。

Claims (12)

【特許請求の範囲】
1. （１）チェックワードによって第１のグループのライン
   と第２のグループのライン間の接続を試験する方法にお
   いて、 第１のチェックワードは連続的に並列ベースで第１のグ
   ループのライン上の信号から得られ、同じ規則にしたが
   って第２のチェックワードは連続的に並列ベースで第２
   のグループのライン上の信号から得られ、２つのチェッ
   クワードは比較され、チェックワードが一致しない場合
   エラー表示が与えられることを特徴とする方法。
2. （２）第１のチェックワードは連続的に入力ライン上の
   信号から得られ、同じ規則にしたがって第２のチェック
   ワードは連続的に出力ライン上の信号から得られ、２つ
   のチェックワードは比較されることを特徴とする、特に
   複数の入力ライン中の１つ以上のものが制御装置を介し
   て複数の出力ライン中の１つ以上のものと接続可能であ
   る空間分割マルチプレクススイッチングマトリクスを試
   験する請求項１記載の方法。
3. （３）第１のグループのライン上の信号からの第１のチ
   ェックワードはその入力に並列接続された全ての入力ラ
   インを有するパリテイ発生器中から得られ、第２のチェ
   ックワードはその入力に並列接続された第２のグループ
   の全てのラインを有するパリテイチェッカー中で得られ
   、チェックワード間の比較はエラー表示を付勢する出力
   を具備した論理素子中で生じることを特徴とする請求項
   １または２記載の方法。
4. （４）チェックワードを比較する際に、第１のグループ
   のラインの１つが出力ラインのいずれにも接続されない
   か、或は２つ以上の出力ラインに接続されたために、チ
   ェックワードが別のチェックワードと異なる場合にそれ
   を補償するパリテイ訂正装置において得られた補助チェ
   ックワードが考慮されることを特徴とする請求項１また
   は２記載の方法。
5. （５）スイッチングセルがマトリクス状に列および行に
   配置され、それぞれ１つのメモリセルの状態によって制
   御されているスイッチング回路網が試験された場合、チ
   ェックワードは状態またはメモリセルを評価することに
   よってパリテイ訂正装置の第１のユニット中に形成され
   、列に関連した入力ラインで信号が発生した際に、列に
   対して決定されたチェックワードは第２のユニット中で
   一緒に評価されて付加的なチェックワードを形成し、前
   記付加的なチェックワードはパリテイ訂正のために入力
   ラインおよび出力ライン上の信号から得られたチェック
   ワードを比較するときに考慮されることを特徴とする請
   求項４記載の方法。
6. （６）マトリクス状に配置されたスイッチング回路網の
   １列に１つづつの２進メモリに対して得られたチェック
   ワードはメモリパリテイチェッカーにおいて、１つ以上
   の入力ラインがメモリ中のエラーまたはその制御のエラ
   ーの結果として入力デコーダによって出力ラインに与え
   られた場合にエラー表示が与えられるように付加的なチ
   ェックワードの形態で評価されることを特徴とする請求
   項５記載の方法。
7. （７）エネーブル信号がある場合、出力パリテイチェッ
   カーは付加的なチェックワードを形成するためにスイッ
   チングセル用のメモリを制御する制御信号を評価するこ
   とを特徴とする請求項４記載の方法。
8. （８）スイッチングセルは、ある状態の場合に関連した
   入力ライン上の信号を関連した出力ラインにスイッチさ
   せる２進メモリユニットを含み、この状態への変化は、
   制御信号が出力ラインと関連された出力デコーダからの
   入力ラインに関連された入力デコーダから前記２進メモ
   リユニットに供給された場合に生じることを特徴とする
   請求項１または２記載の方法。
9. （９）第１のチェックワードはいくつの入力ラインが所
   定の信号を同時に伝送するかを示す数から構成され、第
   ２のチェックワードはいくつの出力ラインが所定の信号
   を同時に伝送するかを示す数から構成されることを特徴
   とする請求項１または２記載の方法。
10. （１０）第１のチェックワードは入力ラインの偶数また
    は奇数のどちらが所定の信号を伝送するかを示すパリテ
    イビットであり、第２のチェックワードは出力ラインの
    偶数または奇数のどちらが所定の信号を伝送するかを示
    すパリテイビットであることを特徴とする請求項９記載
    の方法。
11. （１１）チェックワードを得るための装置は排他オアゲ
    ートによって形成されていることを特徴とする請求項１
    ０記載の方法。
12. （１２）入力に接続された第１のグループのラインを有
    し、そこから第１のチェックワードを導出するパリテイ
    発生器と、入力に接続された第２のグループのラインを
    有し、そこから第２のチェックワードを導出するパリテ
    イチェッカーと、チェックワードを比較する論理素子と
    を具備することを特徴とする請求項１または２乃至１１
    のいずれか１項記載の方法を実行する装置。