JPH02238521A - バッファメモリ内のデータ重ね書きを検出する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、それぞれ独立の書込みデバイス及び読取りデ
バイスによる、容量に限界があるデータ記憶メモリへの
アクセスを管理する装置に関する。

この種の構成は特に、゛＾ｌｃａｔｅｌ　８３００”′
の名称で市販の交換器群のようなデータ交換装置に見ら
れる。

以下、本発明を特にこの種の交換器（ｓｗｉｔｃｈ）に
関連して説明する。しかしながら、本発明は明らかに、
メモリ内の連続データの読取り動作が書込み動作とは独
立して行われるバッファメモリに関与するいかなる他の
領域にも適用され得る。

４哩段石遣 データ交換器は伝送ラインによって導入されたディジタ
ルデータを受信し、かがるデータを分類（ｓｏｒｔ）　
Ｌ、次いでそれを再度グループ化して適当な伝送ライン
に再度送信するという目的を有する。

かかるラインは多くは、類似の遠隔ステーションとのリ
ンクを提供する受信ラインと送信ラインとからなる対で
関係する。これらのライン対は、伝送バスと称されるバ
スに並列に接続されており、伝送バスは、伝送ラインの
この伝送バスへのアクセスを管理するライン結合モジュ
ールを具備している。伝送バス結合モジュール（ＣＢＴ
）は受信データを交換器の処理手段に向かって転送した
り、交換器内て処理され再グループ化されたデータを伝
送バスに接続された送信ラインに向かって転送したりす
る。

伝送バス結合モジュール（ＣＢＴ）は、送信モードのポ
ーリングサイクル、次いで受信モートのボーリンクサイ
クルによってラインに問い合わせする。

システム的には、受信モードにポーリングされたライン
か受信文字（ラインから受信された１バイ１・データ）
を有するならば、伝送バス結合モジュールは伝送バスを
介して、文字を回収し、それを、受信モー１〜において
問い合わせしたラインに割り当てられたバッファレジス
タ内のデータメモリ（受信ラインメモリ）内に記憶する
データ転送サイクルを実行する。送信モードにポーリン
グされたラインが送信されるべき文字（そのラインにお
いて送信されるべきデータバイト）を呼び出すと、伝送
バス結合モジュールは、送信されるべき文字をそのデー
タメモリから取り出してそれをラインに伝送するデータ
転送サイクルを実行する。

本発明は特に、伝送バス結合モジュールの受信モードラ
インメモリに関する。

かかる受信モードラインメモリは、独立に動作する読取
り及び書込みデバイスの動作によってアクセスされる。

書込みデバイスは、受信ラインから伝送バスへのアクセ
スに対する駆動信号の発生と、受信ラインによるデータ
搬送の開始とに依存する。読取りデバイスの動作は、交
換器の内部にある処理手段へのアクセス可能性の制御下
に置かれている。受信モードラインバッファメモリの容
量に限界がある場合、結果として受信オーバロード、即
ちメモリへ書込む速度が先行データを読取る速度よりも
常に大きくなることが起こり得る。

バッファメモリが（ＦｉＦＯタイプの）回転メモリであ
るならば、この受信オーバーロードは、最も新しいデー
タが重ね書き（ｏｖｅｒｕ＋ｒｉｔｅ）されてその結果
、かかるデータが明らかに失われることから判明し得る
。

受信オーバロードを管理することを目的とする装置は公
知である。

かかる公知の装置は、受信ラインメモリの占有率を監視
し、連続占有しきい値を越えたならばそれをマーキング
し、伝送バス結合モジュールを管理する監視マイクロプ
ロセッサへの割込み信号を生成するという原理で動作す
る。かかる割込み信号の命令によって、この監視マイク
ロプロセッサは、直接メモリアクセス（［）Ｍ＾）によ
る読取り手段を初期化することにより、バッファメモリ
の一部または全部の読取りを命令する。この種の公知の
装置を使用し、重ね書きの危険性を監視することができ
る。この装置が適正に動作するならば、重ね書きされる
状態を排除することができる。尚、重ね書きかめったに
発生しないのであれば、これを容認することも可能であ
る。この場合には、装置に、一般的には受信データを処
理する手段のレベルにおいて文字損失を検出する手段を
備えることが公知であり、その手段は損失データを再度
伝送するように命令する。

動作条件がいかようであろうとも（重ね書きが排除され
ようと容認されようとも）、割込み信号を生成する公知
の監視機構にはマイクロプロセッサを停止または独占す
るという欠点がある。監視マイクロプロセッサによって
実行されるプログラムは実際に、受信モードのラインの
各々に対して実行される必要がある受信ラインメモリの
占有レベルに対する監視タスクを包含しており、これは
、制御マイクロプロセッサの能力全体の過負荷に影響を
及ぼす。

本発明はデータ重ね書きが容認される伝送形態を基本と
し、特に、マイクロプロセッサが、組をなす受信ライン
のバッファメモリ全体に対する監視タスクを管理する伝
送バス結合モジュールを制御する責任を負う必要なしに
、バッファメモリレベルにおいてデータの重ね書きを検
出する装置を提供することを目的とする。

完悪し１乗 本発明の目的は、後により明らかとなる他の点とともに
、バッファメモリ、特に伝送ラインによって供給され且
つデータ交換器によって処理されるべきデータの受信に
割り当てられたバッファメモリにおけるデータの重ね書
きを検出する装置であって、前記メモリが、一方では、
前記データが供給される速度の関数として書込みが実行
されて、受信ラインから受け取ったデータを書込むため
の第１の手段によって、他方では、処理手段の順番制御
下に読取りがなされて、データを交換器内の処理手段に
送信するためにデータを読取るための第２の手段とによ
ってアクセスされる回転式ＦＩＦＯメモリであり　少な
くとも３種の値、即ち非占有位置（ｕｎｏｃｃｕｐｉｅ
ｃｌ　ｌｏｃａｔｉｏｎ）、有効占有位置（ｖａｌｉｃ
ｌ　ｏｃｃｕｐｉｅｄ　ｌｏｃａｔｉｏｎ）及び非有効
占有位置（ｎｏｎ−ｖａｌｉｄ　ｏｃｃｕｐｉｄ　ｌｏ
ｃａｔｉｏｎ）をとるようにされた前記メモリ内のデー
タ位置の状態を表示するための手段を該装置が包含して
おり、前記メモリ内のデータ位置の状態を表示する手段
によりとり入れられた前記値を更新するために、この表
示手段が、前記メモリ内のデータを書込む及び読取る手
段と協働する装置によって達成される。

有利には、 非占有状態は、そこにあるデータが既に読取り手段によ
って読み取られた位置に対応し、有効占有状態は、そこ
にあるデータ項目がまだ読み取られていないが重ね書き
もされていない（即ち最後の読取り動作以降の二重書込
み動作の対象ではなかった）位置を示しており、 非有効占有状態は、重ね書きが行われたメモリ位置を表
示する。

１つの好ましい実施態様においては、この装置は、前記
メモリ内のデータを読取る手段によって更新される、書
込みに対するメモリの使用可能性状態を表示する第１の
手段と、書込み時の使用可能性状態の関数としてメモリ
内にデータを書込む手段によって更新される、メモリ内
のデータの有効性を表示する第２の手段とを包含する。

使用可能性を表示する手段と有効性を表示する手段とが
協働することによって、第１には、受信ラインメモリに
おいて受信された文字の重ね書きを検出することが可能
となり、第２には、データが読取りによって転送される
時点にかかる重ね書きを監視マイクロプロセッサに通知
することが可能となる。

従って、マイクロプロセッサにおいては受信ラインメモ
リの占有レベルを監視するソフトウェアタスクを排除す
ることができる。

前記使用可能性表示及び前記有効性表示手段はそれぞれ
、各フラグがメモリ内の少なくとも１つのレコー１・と
関連するピッｌ・によって構成されたフラグテーブルの
形態であるのが好ましい。

前記使用可能性及び／または有効性手段は、前記データ
記憶メモリへのアクセスと同時に前記読取り手段によっ
てアクセスされるのが有利である。

本発明の１つの必須特性によれば、処理手段には、前記
読取り手段が、バッファメモリ内で読取ったデータの各
項目に対してデータ有効性情報を取得し、有効性情報が
「非有効」状態である場合にはかかる処理手段に割り当
てられた障害信号手段が作動化されることにより、バッ
ファメモリ内の重ね書きについて警告または通知がなさ
れる。

有利には、前記データの有効性情報を形成する手段は、
バッファメモリ内に書き込まれたデータの各項目に対す
るパリティビットを計算して記録する手段と、データの
有効性を表示する手段の状態の関数としてバッファメモ
リにおける読取り時のデータの各項目に対するパリティ
ビットにＦ障害」を付与する手段とを包含する。

本発明の方法を実行する１つの有利な方法においては、
装置は、前記信号手段が「障害」状態である場合には、
現在のフレームをリジェクトし、フレーム回復処理を作
動化する手段を包含する。

このように本発明の方法は、監視マイクロプロセッサを
高度の独占タスクから解放し、しかも読取り／書込みポ
インタ等によってバッファメモリの管理を実行する必要
を回避することができる。

本発明の装置は、バッファメモリに対する書込み及び読
取り手段が完全に独立している状態に完全に対応し、記
憶場所が僅かに増大することを犠牲にしてもデータの重
ね書きを管理することにおいて単純化されるという決定
的な長所を与える。

本発明の１つの特定の実施態様においては、書込み手段
は、データフレームを最大項目Ｎ（Ｎはメモリの容量よ
り小さい）のデータブロックごとにロー１・する手段と
、前記メモリ内にロードされたブロックの終わりをマー
キングする手段とを包含する。

前記マーキング手段は、メモリ内に少なくとも１つのデ
ータブロックが存在する場合には前記読取り手段を作動
化するための信号を発信する手段と協働する。

有利には、前記作動化信号を発信する手段は、前記デー
タブロックロ一ド手段によって増加され且つ前記読取り
手段によって減少される、前記メモリ内に存在するフレ
ームの数のためのカウンタと、前記カウンタかゼロでな
い値を有する場合に読取り手段のための命令マイクロプ
ロセッサに向かって割込み信号を発信する手段とを包含
する。

本発明の他の特性及び長所は、本発明を説明する以下の
実施態様の説明からより明らかとなるであろう。しかし
以下の実施態様は限定的ではない。

火盪Ｖ 以下の詳細説明に使用する実施態様において、データ交
換器は、バス結合モシュール１３によって相互に接続さ
れたメインバス１１，１２によって形成される処理手段
を包含する。メインハス１１，１２上にはそれぞれ、必
要によってはローカルバス１６を介してローカルメモリ
１５に関係する１組のプロセッ→ノー１４が接続されて
いる。

上記処理手段は、メインバス１２と伝送バス１８とに接
続された監視マイクロプロセッサ９を備えた伝送バス結
合モジュール（ＣＲＴ）　１７を介して入力データを受
信し、次いで処理したデータを元に戻す。

受信ラインと送信ラインとで対をなして関係するリンク
ライン１９は、同様の遠隔ステーションから及び遠隔ス
テーションへのデータ伝送を処理する。

ライン対１９は、モデムを備えたライン結合モジュール
１０を介して伝送バス１８に並列に接続されている。

例を挙げると、伝送バスは、最高８つのラインを接続で
きる最高約３０のライン結合モジュールをを有すること
ができる。しかしながら伝送バス結合モジュール１７の
容量は、飽和を回避するために、ライン結合モジュール
１０の合計接続容量よりも大きいのがよい。個々のタイ
プのラインに対して別個の結合モジュールを提供する必
要性があることから、ライン結合モジュールの数は過剰
となる。

ライン結合モジュール１０の機能は、伝送ライン１９に
おいて送信されるべく、伝送バス結合モジュール１７に
よって並列形態で送信された文字（送信されるべきデー
タハイト）を直列形態にすること、及びこれとは逆に伝
送ライン１９において受信した文字（受信したデータバ
イト）を、伝送ハス結合モジュール１７、次いで交換器
の処理手段に向かって伝送するために並列形態にするこ
とである。

第２図に示したように、伝送バス結合モジュール１７は
、伝送ラインから受け取ったデータのためのバッファメ
モリスペース（受信ラインメモリ２２）と、伝送ライン
によって送信されるべきデータのためのバッファメモリ
スペース（送信ラインメモリ２１）とを包含するデータ
メモリ２０を具備している。

伝送バス結合モジュール１７は、ライン１９を順番にポ
ーリングするデバイスを包含する。ラインが文字を送信
するよう要求する及び／または文字を受信する際には、
伝送バス結合モジュール１７は、送信ラインのポーリン
グ５１、 送信ラインメモリにおける文字の読取り５２、ラインへ
の文字転送５３、 受信ラインのポーリング５４、 伝送ハス結合モジュールへの受信文字転送５５、受信ラ
インメモリにおける文字の書込み５６といった個別サイ
クルを連続して実行する。各サイクルは固定継続時間Ｔ
を有する。

これらの段階が第５図に概略的に示されている。

最初の３つの動作５１、５２、５３はラインｉにおける
送信相に相当し、最後の３つの動作５４、５５、５６は
ラインｉによって供給されるデータに対する受信相に相
当する。

有利には、本発明の顕著な特性によれは、６つの段階５
１〜５６を並べた場合に対応する６つの個別サイクルの
合計継続時間は、送信モードにおけるラインのポーリン
グ５１と送信ラインメモリの文字の読取り５２どの２つ
の動作を融合することにより５つのサイクルの継続時間
（５Ｔ）にまで短縮することができる。実際、ラインを
送信モードにポーリングする間に伝送バスモジュール１
７が送信ラインメモリ内の送信されるべき文字をシステ
ム的に読取るように、伝送バス結合モジュール１７のロ
ジックを変更することにより、伝送バス結合モジュール
の瞬間的容量が、フルロードよりも６分の１（１６７％
）だけ改良される。読み取られた文字が無意味であれば
（ラインポーリングした結果が送信されるべき文字を呼
び出ししないことを示す）、読み取られた文字は単に無
視される。

伝送バス結合モジュールによる各ラインｉの問い合わせ
は、ライン走査メモリ内に記憶されているポーリング順
序に従って行われる。このポーリング順序は特にライン
のスループツ１・に依存する。

第２図には、伝送バス結合モジュール１７を構成する基
本モジュールを模式的に示す。

この結合モジュールは、まず、配線論理制御装置（ｈａ
ｒｄｉｕｉｒｅｄ　ｌｏｇｉｃ）（自動制御）２３によ
って構成されるメモリへの書込み手段を包含する。配線
論理制御装置２３の機能の１つは、回転式ＦＩＦＯメモ
リの大きさをモジュロとしデータメモリ２０内の前に受
信した文字に続けて受信文字を書込むために、伝送ライ
ン１９から受信した文字を回収することである。

メモリ２０内で文字は、伝送バス結合モジュール１７と
関係する監視マイクロプロセッサ９によって作動化され
る直接メモリアドレス（ＤＭＡ）配線論理制御装置２４
によって読取られる。

配線論理制御装置２３は、アドレスカウンタメモリ２５
、パイトカウンタメモリ２６及び事象カウンタメモリ２
７と協働して動作する。更に、配線論理制御装置２３は
、走査メモリ２８に記憶されている走査順序に従って伝
送バス１８に接続されているラインをポーリングする。

アドレスカウンタメモリ２５は、データメモリ２０を通
過する文字の送信または受信モードでラインメモリの各
々のアドレスポインタを記憶する。

パイトカウンタメモリ２６は、文字ブロックごとに送信
ラインメモリ２１及び受信ラインメモリ２２を管理する
ことができるカウン■・を行なう（第３図の説明を参照
のこと）。

配線論理制御装置２３の書込みスループットとＤＭＡ２
４の読取りスループットとは独立しているので、送信ラ
インメモリ２１の管理に関する問題は何も発生しない。

実際、伝送ハス結合モジュール１７が送信制御下にある
ときは、配線論理制御装置２３と関係するパイトカウン
タ２６の内容の関数としてメモリへの書込みを命令する
が、送信モードのメモリは次第に空になるまたは伝送ラ
イン１９に出力される。唯一起こり得る事象は飽和では
なくて、ラインが呼び出されたちょうどその時点に送信
ラインメモリ２１が完全に空になることである。その場
合には、遠隔受信機はラインにおける障害の存在に気付
き、現在のフレームを再度伝送するように要請するであ
ろう。

飽和の危険性は特に受信ラインメモリ２２に関して現れ
る。受信ラインメモリにおける読取りの命令順序を第３
図に模式的に示す。受信ラインメモリは、ポーリングさ
れる各ラインに対応するメモリセグメントに分割されて
いる。第３図は、例えばこの図の例では２５６文字の容
量を有する受信ラインメモリ２２のセグメントを示す。

メモリセグメンの充填は、最大６４文字のブロック３５
によって行われる。これらのブロックは受信したフレー
ム内て分割される。所与のブロック内の文字は同じフレ
ームに属すべきであるが、これは、フレーム最後のブロ
ックはほとんどシステム的に６４文字未満であることを
意味する。各フレームの終わりには受信ラインメモリ内
でマーキングが行われ、最後のマーキング動作以降に６
４文字が受信ラインメモリ内へ書込まれたときにはこれ
ができない。

各マーキング動作が１つの事象を楕成する。各事象に対
して、伝送バス結合モジュールは事象メモリ２７内の累
積カウンタ３１を増加する。累積事象カウンタ３１は、
３ビッＩ〜で１から７の値をとり得るのが有利である。

監視マイクロプロセッサ９が受信ラインメモリ２２の一
部または全部を空にするよう命令したときにはくこれは
ブロックごとに行われる）、伝送バス結合モジュールは
叶八転送２４を実行し、転送が終わるとマイクロプロセ
ッサ９に通知する。そうすると監視マイクロプロセッサ
９は累積カウンタ３１を減少する。

監視マイクロプロセッサ９には、例えばメモリ内に少な
くとも１つのブロックが存在する（累積カウンタ３１が
ゼロでない値を示す）ことを表示する割込み信号によっ
て、メモリの充填が通知される。事象メモリ２７内の割
込みフラグ３２は、割込みマスキング状態にセットされ
得る。

割込み生成は、事象メモリ２７を順番に割り当てる走査
カウンタ３３によって行われる。走査カウンタは３３は
、割込みマスキングビット３２がその非マスク位置にあ
り且つ累積カウンタ３１がゼロでない値を示すごとに停
止する。停止またはストップ条件が満足されたならば、
割込みＤＰＣＥ３４が生成される。

２５６文字より大きいフレームを受信した場合には、累
積カウンタ３１は値４に達し、受信ラインメモリ２２は
一杯となる。もし監視マイクロプロセッサ９が事象を処
理するのか緩慢であるならば、ラインメモリ２２は充分
に速く空にならず、受信した新たな文字が最初の文字の
ところに書き込まれそうになる。これが、受信ラインメ
モリ２２における文字の重ね書きである。

本発明は２つの原理、即ち 受信ラインメモリ２２における文字重ね書きを検出しマ
ーキングすること、 メモリ２２における文字のＤＭＡ読取り時点にのみ監視
マイクロプロセッサ９に障害信号を発信することによっ
て重ね書き状態を管理する。

検出原理は、前に同じアドレスに書き込まれた文字が叶
八２４によって空にされたならば、配線論理制御装置２
３は受信ラインメモリ２２に有効に書き込みできること
に基づく。そうでないと、現在の文字を書込むと、まだ
読取られていない先行文字が重ね書きされ、現在受信し
ているフレームが失われる。

各受信ラインメモリ２２（２５６バイト）に対して各々
が２５６ビットの２つの補助メモリ４１、４２（第４図
）が使用可能である。これら２つのメモリ４１、４２は
受信ラインメモリ２２と同じアトレスを有する。受信ラ
インメモリ２２のレコード内に記録されてぃる文字４３
の各々に対して、それぞれの補助メモリ４１、４２内に
１つの対応するヒット４４、４５が存在する。

第１の補助メモリ４１はメモリＡと称され、受信ライン
メモリ２２の有効性を表示する手段を構成し、第２の補
助メモリはメモリＤと称され、新たな文字の書込みに対
する受信ラインメモリの使用可能性を表示する手段を構
成する。

ＤＭＡ２４が受信ラインメモリ２２内の文字４３を読取
るとき、メモリＤ４２内の同じアドレスを有するビ・ン
トには１がセットされる。これは、受信ラインメモリ２
２内の対応するアドレスがいま使用可能となり、配線論
理制御装ｉ２３が、書込み動作を行なっても文字の重ね
書きとはならないことを意味する。

配線論理制御装置２３が受信ラインメモリ２２内に文字
を書込む怜ときには、メモリＤ内の対応するビット４５
にゼロをセットする。このビ・ントは、次いでＤＭＡ２
４によってのみ１にセ・ントされ得る。

配線論理制御装置２３が受信ラインメモリ２２に文字を
書込むときに、メモリＤ４２内の対応するビット４５か
１であるならば、受信された文字は非占有アドレスに書
き込まれ、重ね書きは起こらない。

次いで配線論理制御装置２３は、メモリＡ４１内の同じ
アドレスを有するビット４４を１にセットすることによ
り、文字の有効性をマークする。

配線論理制御装置２３が受信ラインメモリ２２内に文字
を書込むときに、メモリＤ４２内の対応するヒットがゼ
ロであるならば、受信された文字は、ＤＭＡ２４がまだ
使用していない文字があるアドレスに書き込まれること
になり、その文字は、新たな文字が書き込まれた結果破
壊される。そうすると配線論理制御装置２３は、メモリ
Ａ４１内の同じアドレスのビットをゼロにセットするこ
とにより、受信フレームを非有効であるとしてマークす
る。

即ち、メモリＡ４１は受信した文字の有効性を記録する
。

重ね書きされた文字を有するフレームが信号て表される
原理は以下の通りである。

受信ラインメモリ２２内の各文字にはバリテイツピット
が付随している。配線論理制御装置２３が受信ラインメ
モリ２２に書込む際には、受信した文字のパリティを計
算して記録する。ＤＨＡ２４が受信ラインメモリ２Ｚ内
の文字を読取るときには、文字のバリティを再度計算し
、記録されていたパリテイと比較する。一致しない場合
には、ＤＭＡ２４はこの障害を、監視マイクロプロセッ
サ９によるＤＭＡ転送の終わりに使用されるスデータス
ワード（ｓｔａｔｕｓｗｏｒｄ）に書込む。障害があっ
た場合には、オペレーティングシステムはこのフレーム
をリジエクトし、このフレームを再度受信することがで
きる（公知の）処理を開始する。

受信ラインメモリ２２において文字の重ね書きが起こっ
た場合には、対応するフレームは有効でない。信号原理
は、パリテイエラーを無理に起こすことによりパリテイ
障害を生成し、受信フレームがリジェクトされ、回復処
理が作動化されるように、メモリＡ４４内に含まれる情
報を使用することからなる。

受信ラインメモリ２２内の文字４３をＤＭΔ２４が読取
る際には、メモリＡ内の対応するビットの値がテストさ
れる。もしビットＡ４４の値がゼロであれば、記録され
たパリテイピットの値を反転し、従って計算されたパリ
ティの値に一致しないようにする。

そうするとＤＭ＾２４はパリテイエラーをスデータスワ
ードに記録し、従って受信フレームがリジエク１〜され
ることになる。

上記のようイ・２つの補助メモリＡ及びＤを使用する重
ね書き検出装置は本発明を実施する１つの態様であるが
、更に本発明は、少なくとも３種の異なる値（使用可能
、有効占有位置、非有効占有位置）をとるようなメモリ
内のデータ位置の状態を表示し、前記値を更新するため
にメモリ内にデータを書込む手段及びそれを読取る手段
と協働する手段のいかなる他の実施態様も包含すること
は明らかである。

【図面の簡単な説明】

第１図は、伝送バスか、受信ラインと関係する各ハッフ
ァメモリにおいて本発明のデータ重ね書き検出装置と関
係し得る送信／受信ライン対の接続を制御する、伝送バ
ス結合モジュールを備えたデータ交換器の一般的アーキ
テクチャの概略図、第２図は第１図に示したタイプのデ
ータ交換器における、送信及び受信モードのデータに対
するバッファメモリを包含する伝送バス接続メモリの論
理構造の模式図、第３図は事象メモリ及び走査またはポ
ーリングメモリカウンタを介して受信ラインメモリのた
めの読取り手段を作動化する順序の動作の模式図、第４
図は受信メモリの組織化に関連する本発明の使用可能性
及び有効性フラグテーブルの組織の模式図、第５図は、
データ交換器に接続されたライン対を包含するラインｉ
における送信動作及び受信動作の順序を示す図である。 １１１２・メインバス、１３　　バス結合モジュール、
１４・・・プロセッサ、１５・・ローカルメモリ、１６
・・・ローカルバス、１７・・・伝送バス結合モジュー
ル（ＣＢＴ）、２０　　データメモリ、２１・・・送信
ラインメモリ、２２・受信ラインメモリ、２３．２４・
・・配線論理制御装置、２５・・アドレスカウンタメモ
リ、２６・バイｌ・カウンタメモリ、２７・・・事象カ
ウンタメモリ。 冒一一＼

Claims (10)

【特許請求の範囲】
1. （１）バッファメモリ、特に伝送ラインによって供給さ
   れ且つデータ交換器によって処理されるべきデータの受
   信に割り当てられたバッファメモリ内のデータの重ね書
   きを検出するための装置であって、前記メモリが、一方
   では、前記データが供給される速度の関数として書込み
   が実行されて、受信ラインから受け取ったデータを書込
   むための第１の手段によつて、他方では、処理手段の順
   番制御下に読取りがなされて、データを交換器内の処理
   手段に向けて送信するためにデータを読取るための第２
   の手段によってアクセスされる回転式先入れ先出し（Ｆ
   ＩＦＯ）メモリであり、少なくとも３種の値、即ち 非占有位置、 有効占有位置、及び 非有効占有位置 をとるようにされた前記メモリ内のデータ位置の状態を
   表示する手段を包含しており、前記メモリ内のデータ位
   置の状態を表示する手段によりとり入れられた前記値を
   更新するために、この表示手段が、前記メモリ内のデー
   タを書込む及び読取る手段と協働する装置。
2. （２）前記メモリ内のデータを読取る手段によつて更新
   される、前記メモリへの書込みに対する使用可能性状態
   を表示する第１の手段と、書込み時の使用可能性状態の
   関数として前記メモリ内にデータを書込む手段によって
   更新される、前記メモリ内のデータの有効性を表示する
   第２の手段とを包含する請求項１に記載の装置。
3. （３）前記使用可能性表示手段が、各フラグがメモリ内
   の少なくとも１つのレコードと関連するビットによって
   構成されているフラグテーブルからなる請求項１に記載
   の装置。
4. （４）前記有効性表示手段が、各フラグがメモリ内の少
   なくとも１つのレコードと関連するビットによって構成
   されているフラグテーブルからなる請求項２に記載の装
   置。
5. （５）前記使用可能性及び／または有効性表示手段が、
   前記データ記憶メモリと同時に前記読取り手段によって
   アクセスされる請求項３に記載の装置。
6. （６）前記書込み手段が、データフレームを最大項目Ｎ
   （Ｎはメモリ容量より小さい）のデータブロックごとに
   ロードする手段と、前記メモリ内にロードされたブロッ
   クの終わりをマーキングする手段とを包含し、 前記マーキング手段が、前記メモリ内に少なくとも１つ
   のデータブロックが存在する場合には前記読取り手段を
   作動化するための信号を発信する手段と協働する請求項
   １に記載の装置。
7. （７）前記作動化信号を発信する手段が、第１に、前記
   データブロックロード手段によって増加され且つ前記読
   取り手段によって減少される、前記メモリ内に存在する
   フレーム数のための累積カウンタと、第２に、前記カウ
   ンタがゼロでない値を有する場合には前記読取り手段の
   ための命令マイクロプロセッサに向かって割込み信号を
   発信する手段とを包含する請求項６に記載の装置。
8. （８）前記読取り手段が、前記バッファメモリ内で読み
   取られるデータ項目の各々に対して有効性情報を取得し
   、前記有効性情報が「非有効」状態である場合には処理
   手段に割り当てられた障害信号手段が作動化される請求
   項１に記載の装置。
9. （９）前記データ有効性情報を形成する手段が、前記バ
   ッファメモリ内に書き込まれた各データ項目に対してパ
   リテイビットを計算及び記録する手段と、データの有効
   性を表示する手段の状態の関数として読取り時にバッフ
   ァメモリ内の各データ項目に対するパリテイビットに「
   障害」を付与する手段とを包含する請求項８に記載の装
   置。
10. （１０）前記信号手段が「障害」状態であるときには、
    現在のフレームをリジェクトし且つフレーム回復処理を
    作動化する手段を包含する請求項８に記載の装置。