JPH02238709A - 駆動装置 - Google Patents
駆動装置Info
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- JPH02238709A JPH02238709A JP5783389A JP5783389A JPH02238709A JP H02238709 A JPH02238709 A JP H02238709A JP 5783389 A JP5783389 A JP 5783389A JP 5783389 A JP5783389 A JP 5783389A JP H02238709 A JPH02238709 A JP H02238709A
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- JP
- Japan
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- output
- voltage
- switching element
- signal transmission
- channel type
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は容皺結合を用いて出力電圧を昇圧させる駆動装
置に関する。
置に関する。
（従来の技術）
従来の駆動装置は、第５図に示すように、Ｐチャンネル
型（１ａ）及びＮチャンネル型（ｌｂ）のＭＯＳ トラ
ンジスタを直列に接続した相補型ＭＯＳトランジスタ（
以下Ｃ−ＭＯＳトランジスタと称する）のそれぞれのゲ
ートに真あるいは非真の電圧を印加することによシ上記
Ｐチャンネル型（１ａ）及びＮチャンネル型（ｌｂ）の
ＭＯ８トランジスタをＯＮあるいはＯＦＦのスイッチ動
作をさせて、上記Ｐチャンネル型ＭＯＳトランジスタ（
１ａ）のソースに接続された高電圧出力Ｎチャンネル型
ＭＯＳトランジスタ（３ａ）のゲートに上記Ｐチャンネ
ル型ＭＯＳトランジスタ（ｌａ）のドレインに印加され
た電荷が入力される。そして、この入力された電荷が真
あるいは非真であるかにより上記高電圧出力Ｎチャンネ
ル型ＭＯＳトランジスタ（３ａ）をＯＮあるいはＯＦＦ
させて、そのドレインに接続された出力回路（６）を駆
動させるというものである。
型（１ａ）及びＮチャンネル型（ｌｂ）のＭＯＳ トラ
ンジスタを直列に接続した相補型ＭＯＳトランジスタ（
以下Ｃ−ＭＯＳトランジスタと称する）のそれぞれのゲ
ートに真あるいは非真の電圧を印加することによシ上記
Ｐチャンネル型（１ａ）及びＮチャンネル型（ｌｂ）の
ＭＯ８トランジスタをＯＮあるいはＯＦＦのスイッチ動
作をさせて、上記Ｐチャンネル型ＭＯＳトランジスタ（
１ａ）のソースに接続された高電圧出力Ｎチャンネル型
ＭＯＳトランジスタ（３ａ）のゲートに上記Ｐチャンネ
ル型ＭＯＳトランジスタ（ｌａ）のドレインに印加され
た電荷が入力される。そして、この入力された電荷が真
あるいは非真であるかにより上記高電圧出力Ｎチャンネ
ル型ＭＯＳトランジスタ（３ａ）をＯＮあるいはＯＦＦ
させて、そのドレインに接続された出力回路（６）を駆
動させるというものである。
上述した従来の駆動装置の動作を第６図（ａ）乃至（Ｃ
）タイミングチャートを参照して説明する。
）タイミングチャートを参照して説明する。
上記Ｐチャンネル型（１ａ）及び上記Ｎチャンネル型（
ｌｂ）のゲートに真（ＶＤＤ）の電圧（第６図（ａ））
が入力されると、上記Ｐチャンネル型ＭＯＳトランジス
タ（ｌａ）はＯＦＦＬ、上記Ｎチャンネル型ＭＯ８ ト
ランジスタ（ｌｂ）はＯＮする。その結果、上記高電圧
出力Ｎチャンネル型ＭＯＳトランジスタ（３ａ）のゲー
ト電位は、上記Ｎチャンネル型ＭＯＳ トランジスタ（
ｌｂ）のソースが接地されているので零となる（第６図
（ｂ））。
ｌｂ）のゲートに真（ＶＤＤ）の電圧（第６図（ａ））
が入力されると、上記Ｐチャンネル型ＭＯＳトランジス
タ（ｌａ）はＯＦＦＬ、上記Ｎチャンネル型ＭＯ８ ト
ランジスタ（ｌｂ）はＯＮする。その結果、上記高電圧
出力Ｎチャンネル型ＭＯＳトランジスタ（３ａ）のゲー
ト電位は、上記Ｎチャンネル型ＭＯＳ トランジスタ（
ｌｂ）のソースが接地されているので零となる（第６図
（ｂ））。
従って、上記高亀田出力Ｎチャンネル型ＭＯＳトランジ
スタ（３ａ）のゲートには、非真（零）が入力されるの
でＯＦＦになシ、ソースードレイン間には電流が流れな
い（第６図（Ｃ））。次に上記Ｃ−ＭＯＳトランジスタ
の上記ゲートに非真（零）の電圧（第６図（ａ））が入
力されると上記Ｐチャンネル型ＭＯＳトランジスタ（ｌ
ａ）はＯＮＬ、上記Ｎチャンネル型ＭＯ８｝ラーンジス
タ（ｌｂ）はＯＦＦする。そうすると、上記高電圧出力
Ｎチャンネル型ＭＯＳトランジスタ（３ａ）のゲート電
位は、上記Ｃ−ＭＯＳトランジスタの上記Ｐチャンネル
型ＭＯＳトランジスタ（ｌａ）のドレインには電源Ｖ
Ｄ Ｄ （５）が接続されているのでＶＤＤとなるが、
ＭＯＳトランジスタは動作速度があまり速くないので多
少時間的に遅れる（第６図（ｂ））。従って上記高電圧
出力Ｎチャンネル型ＭＯ８トランジスタ（３ａ）のゲー
トには真（Ｖｏｓ）が入力されるのでＯＮし、ソースー
ドレイン間に電流ＩＤＤが流れる（第６図（Ｃ））。
スタ（３ａ）のゲートには、非真（零）が入力されるの
でＯＦＦになシ、ソースードレイン間には電流が流れな
い（第６図（Ｃ））。次に上記Ｃ−ＭＯＳトランジスタ
の上記ゲートに非真（零）の電圧（第６図（ａ））が入
力されると上記Ｐチャンネル型ＭＯＳトランジスタ（ｌ
ａ）はＯＮＬ、上記Ｎチャンネル型ＭＯ８｝ラーンジス
タ（ｌｂ）はＯＦＦする。そうすると、上記高電圧出力
Ｎチャンネル型ＭＯＳトランジスタ（３ａ）のゲート電
位は、上記Ｃ−ＭＯＳトランジスタの上記Ｐチャンネル
型ＭＯＳトランジスタ（ｌａ）のドレインには電源Ｖ
Ｄ Ｄ （５）が接続されているのでＶＤＤとなるが、
ＭＯＳトランジスタは動作速度があまり速くないので多
少時間的に遅れる（第６図（ｂ））。従って上記高電圧
出力Ｎチャンネル型ＭＯ８トランジスタ（３ａ）のゲー
トには真（Ｖｏｓ）が入力されるのでＯＮし、ソースー
ドレイン間に電流ＩＤＤが流れる（第６図（Ｃ））。
（発明が解決しようとする課題）
駆動装置を用いてその出力漏に接続された回路を駆動す
る場合において、その立ち上げ時に大きな電流（）Ｉ
ＤＤ ）を流して駆動したい場合がある０しかしながら
、上述したよりな述来の高電圧出力Ｎチャンネル型ＭＯ
Ｓトランジスタ（３ａ）のソースードレイン間に大きな
電流を流すためにはゲートに大きな電圧（＞ＶＤＤ）を
印加しなければならない。そうするためＫは、高電圧出
力Ｎチャンネル型ＭＯＳトランジスタ（３ａ）のゲート
に接続されているＣ−ＭＯＳ トランジスタの出力電圧
を増加させる。すなわちＣ−ＭＯ８トランジスタドレイ
ンに接続されている電源ＶＤＤ（５）の電圧を増加させ
なければならない。あるいは上記高電圧出力Ｎチャンネ
ル型ＭＯＳトランジスタ（３ａ）のソース及びドレイン
の面積を大きくしなければならない。しかしながら、電
源の電圧を増加させると消費電流も増加するという問題
が発生する。
る場合において、その立ち上げ時に大きな電流（）Ｉ
ＤＤ ）を流して駆動したい場合がある０しかしながら
、上述したよりな述来の高電圧出力Ｎチャンネル型ＭＯ
Ｓトランジスタ（３ａ）のソースードレイン間に大きな
電流を流すためにはゲートに大きな電圧（＞ＶＤＤ）を
印加しなければならない。そうするためＫは、高電圧出
力Ｎチャンネル型ＭＯＳトランジスタ（３ａ）のゲート
に接続されているＣ−ＭＯＳ トランジスタの出力電圧
を増加させる。すなわちＣ−ＭＯ８トランジスタドレイ
ンに接続されている電源ＶＤＤ（５）の電圧を増加させ
なければならない。あるいは上記高電圧出力Ｎチャンネ
ル型ＭＯＳトランジスタ（３ａ）のソース及びドレイン
の面積を大きくしなければならない。しかしながら、電
源の電圧を増加させると消費電流も増加するという問題
が発生する。
また電源の電圧の定格が定まっていて１それ以上電源電
圧を増加させることができない場合が多いので、電源電
圧の増加にも問題がある。また、上記高電圧出力Ｎチャ
ンネル型ＭＯＳ トランジスタ（３ａ）のソース及びド
レインの面積を大きくすると、半導体チップの面積が大
きくなってしまい、集積度の低下を招くし製造コストも
上がる。
圧を増加させることができない場合が多いので、電源電
圧の増加にも問題がある。また、上記高電圧出力Ｎチャ
ンネル型ＭＯＳ トランジスタ（３ａ）のソース及びド
レインの面積を大きくすると、半導体チップの面積が大
きくなってしまい、集積度の低下を招くし製造コストも
上がる。
このように従来においては、駆動装電に接続されている
回路を立ち上げる時に大きな電流を流す場合があったが
、消費電流が増加する、電源電圧を増加させることが、
できない半導体チップの面積が大きくな９集積度の低下
を招く、製造コストが上がる等の問題があった。
回路を立ち上げる時に大きな電流を流す場合があったが
、消費電流が増加する、電源電圧を増加させることが、
できない半導体チップの面積が大きくな９集積度の低下
を招く、製造コストが上がる等の問題があった。
そこで本発明は、電源電圧を変化させずに出力回路立ち
上げ時に、出力電流を増加させる駆動回路を提供するこ
とを目的としている。
上げ時に、出力電流を増加させる駆動回路を提供するこ
とを目的としている。
〔発明の構成〕
（課題を解決するための手段）
本発明の駆動装置においては、一方向に電圧を印加する
スイッチング素子の出力端に直列に信号伝送路を接続し
、この信号伝送路と並列に、その出力端にコンデンサが
直列に接絖された遅延回路を接続し、上記信号伝送路に
出力用スイ，チング素子の入力端を接続するように構成
されている。
スイッチング素子の出力端に直列に信号伝送路を接続し
、この信号伝送路と並列に、その出力端にコンデンサが
直列に接絖された遅延回路を接続し、上記信号伝送路に
出力用スイ，チング素子の入力端を接続するように構成
されている。
（作用）
上述したように構成されたものにおいては、スイッチン
グ素子から出力された電圧が信号伝送路と遅延回路の２
方向に分かれ、上記遅延回路に印加された電圧は上記信
号伝送路に印加された電圧よりも少し遅延して上記遅延
回路に直列に接続されたコンデンサに到達する。また、
この時にはすでに上記コンデンサには充電されているの
で上記遅延回路Ｋよυ連れて出力された電圧が加わり、
この２つの電圧が出力用スイッチング素子の入力端に加
えられることにより大きな出力電流を流すことができる
。
グ素子から出力された電圧が信号伝送路と遅延回路の２
方向に分かれ、上記遅延回路に印加された電圧は上記信
号伝送路に印加された電圧よりも少し遅延して上記遅延
回路に直列に接続されたコンデンサに到達する。また、
この時にはすでに上記コンデンサには充電されているの
で上記遅延回路Ｋよυ連れて出力された電圧が加わり、
この２つの電圧が出力用スイッチング素子の入力端に加
えられることにより大きな出力電流を流すことができる
。
（実施例）
以下、図面を参照して本発明の実施例を説明する。第１
図は本発明に係る駆動装鵞の一実例を示す。この図にお
いて、スイッチング素子（１）には入力（４）及び外部
供給電源（５）が接続されていて、上記入力（４）から
制御信号を入力することによシ上記スイッチング素子＋
１）をＯＮ，ＯＦＦする。また、上記スイッチング素子
（１）の出力端には直列に信号伝送路四の一端が接続さ
れていて、その他端は出力用スイッチング素子（３）の
ゲートに人力されている。そして、この信号伝送路（１
Ｇと並列に上記スイッチング素子から出力された電圧を
遅延させるための遅延回路（２）とこれに直列に接続さ
れたコンデンサ（７）が接続されている。そして、上記
信号伝送路ａ１及び上記遅延回路（力を通過した電圧は
、上記出力用スイッチング素子（３）に人力されてこの
出力用スイッチング素子をＯＮ，ＯＦＦＬて、その出力
端に接続された出力回路（６）をＯＮ，ＯＦＦする。
図は本発明に係る駆動装鵞の一実例を示す。この図にお
いて、スイッチング素子（１）には入力（４）及び外部
供給電源（５）が接続されていて、上記入力（４）から
制御信号を入力することによシ上記スイッチング素子＋
１）をＯＮ，ＯＦＦする。また、上記スイッチング素子
（１）の出力端には直列に信号伝送路四の一端が接続さ
れていて、その他端は出力用スイッチング素子（３）の
ゲートに人力されている。そして、この信号伝送路（１
Ｇと並列に上記スイッチング素子から出力された電圧を
遅延させるための遅延回路（２）とこれに直列に接続さ
れたコンデンサ（７）が接続されている。そして、上記
信号伝送路ａ１及び上記遅延回路（力を通過した電圧は
、上記出力用スイッチング素子（３）に人力されてこの
出力用スイッチング素子をＯＮ，ＯＦＦＬて、その出力
端に接続された出力回路（６）をＯＮ，ＯＦＦする。
次に上述の駆動回路をＭＯ８トランジスタを用いて構成
した場合について第３図を用いて説明する。この図にお
いて、第１図で示したスイッチング素子（リＫは、Ｐチ
ャンネル型ＭＯ８トランジスタ（ｌａ）のソースと逆竃
流防止の為のダイオード（８）のアノードとを接続し、
上記ダイオード（８）のカソードとＮチャンネル型ＭＯ
Ｓ トランジスタ（ｂ）のドレインとが接続され、そし
てソースは接地されている。また、上記Ｐチャンネル型
（ｌａ）及びＮチャンネル型（ｂ）ＭＯ８トランジスタ
のゲートκはそれぞれ別々に入力（４ａ）及び（４ｂ）
が接続されていて、上記Ｐチャンネル型ＭＯＳトランジ
スタのドレインには外部供給電源Ｖ Ｄ Ｄ （５）が
接続されている。そして、第１図で示した遅延回路には
、Ｐチャンネル型ＭＯ８トランジスタとＮチャンネル型
トランジスタを直列Ｋ接続したＣ −ＭＯ Ｓトランジ
スタ（２ ）＊ （２ｂ）ｅ （ｚｃ ）、（２ｄ
）が直列に４個接綬されていて、それぞれ上記Ｐチャン
ネル型ＭＯＳトランジスタのドレインには電源■ＧＳ（
９ａ），（９ｂ），（９Ｃ），（９ｄ）が接続され、上
記Ｎチャンネル型ＭＯＳトランジスタのソースは接地さ
れている。また、上記Ｃ−ＭＯ８トランジスタには直列
に昇圧のためのコンデンサ（７）が接続されている。ま
た、第１図で示した出力用スイッチング素子（３）には
高電圧出力Ｎチャンネル型トランジスタ（３ａ）が接続
されていて、そのソースは接地され、またドレインには
出力回路（６）に接続されている。
した場合について第３図を用いて説明する。この図にお
いて、第１図で示したスイッチング素子（リＫは、Ｐチ
ャンネル型ＭＯ８トランジスタ（ｌａ）のソースと逆竃
流防止の為のダイオード（８）のアノードとを接続し、
上記ダイオード（８）のカソードとＮチャンネル型ＭＯ
Ｓ トランジスタ（ｂ）のドレインとが接続され、そし
てソースは接地されている。また、上記Ｐチャンネル型
（ｌａ）及びＮチャンネル型（ｂ）ＭＯ８トランジスタ
のゲートκはそれぞれ別々に入力（４ａ）及び（４ｂ）
が接続されていて、上記Ｐチャンネル型ＭＯＳトランジ
スタのドレインには外部供給電源Ｖ Ｄ Ｄ （５）が
接続されている。そして、第１図で示した遅延回路には
、Ｐチャンネル型ＭＯ８トランジスタとＮチャンネル型
トランジスタを直列Ｋ接続したＣ −ＭＯ Ｓトランジ
スタ（２ ）＊ （２ｂ）ｅ （ｚｃ ）、（２ｄ
）が直列に４個接綬されていて、それぞれ上記Ｐチャン
ネル型ＭＯＳトランジスタのドレインには電源■ＧＳ（
９ａ），（９ｂ），（９Ｃ），（９ｄ）が接続され、上
記Ｎチャンネル型ＭＯＳトランジスタのソースは接地さ
れている。また、上記Ｃ−ＭＯ８トランジスタには直列
に昇圧のためのコンデンサ（７）が接続されている。ま
た、第１図で示した出力用スイッチング素子（３）には
高電圧出力Ｎチャンネル型トランジスタ（３ａ）が接続
されていて、そのソースは接地され、またドレインには
出力回路（６）に接続されている。
次に、上述した駆動装置の動作を第４図（ａ）乃至（ｄ
）タイミングチャートを用いて説明する。
）タイミングチャートを用いて説明する。
上記Ｐチャンネル型（１ａ）及び上記Ｎチャンネル型（
ｌｂ）のゲートに真（ＶＤＤ ）の電圧（第４図（ａ）
）が入力されると、上記Ｐチャンネル型ＭＯＳトランジ
ｘタ（ ｔ ａ ）はＯＦＦし、上記Ｎチャンネル型Ｍ
ＯＳトランジスタ（ｌｂ）はＯＮする０そうすると、上
記スイッチング素子（１）の出力電圧は上記Ｎチャンネ
ル型ＭＯ８ トランジスタ（ｌｂ）のソースが接地され
ているので、零となる。また、遅延回路である上記Ｃ−
ＭＯＳトランジスタ（２ａ）ｓ （２ｂ）ｅ （２
Ｃ）− （２ｄ）は、インバータ動作を行うため、その
出力電圧は零Ｋなる（第４図（Ｃ） ）．その結果、上
記゛高電圧出力Ｎチャンネル型ＭＯ８トランジスタ（３
ａ）のゲート電位は零になる（第４図（ｂ））。ゲート
電位が非真増であるので上記高電圧出力Ｎチャンネル型
ＭＯ８ トランジスタ（３ａ）はＯＦＦし、出力電流は
零になる（第・４図（ｄ））。次に、上記Ｐチャンネル
型（ｌａ）及びＮチャンネル型（ｌｂ）のゲートに非真
閣の電圧（第４図（ａ））を入力すると、上記Ｐチャン
ネル型ＭＯＳトランジスタ（ｌａ）はＯＮし、上記Ｎチ
ャンネル型ＭＯＳトランジスタ（ｌｂ）はＯＦＦする。
ｌｂ）のゲートに真（ＶＤＤ ）の電圧（第４図（ａ）
）が入力されると、上記Ｐチャンネル型ＭＯＳトランジ
ｘタ（ ｔ ａ ）はＯＦＦし、上記Ｎチャンネル型Ｍ
ＯＳトランジスタ（ｌｂ）はＯＮする０そうすると、上
記スイッチング素子（１）の出力電圧は上記Ｎチャンネ
ル型ＭＯ８ トランジスタ（ｌｂ）のソースが接地され
ているので、零となる。また、遅延回路である上記Ｃ−
ＭＯＳトランジスタ（２ａ）ｓ （２ｂ）ｅ （２
Ｃ）− （２ｄ）は、インバータ動作を行うため、その
出力電圧は零Ｋなる（第４図（Ｃ） ）．その結果、上
記゛高電圧出力Ｎチャンネル型ＭＯ８トランジスタ（３
ａ）のゲート電位は零になる（第４図（ｂ））。ゲート
電位が非真増であるので上記高電圧出力Ｎチャンネル型
ＭＯ８ トランジスタ（３ａ）はＯＦＦし、出力電流は
零になる（第・４図（ｄ））。次に、上記Ｐチャンネル
型（ｌａ）及びＮチャンネル型（ｌｂ）のゲートに非真
閣の電圧（第４図（ａ））を入力すると、上記Ｐチャン
ネル型ＭＯＳトランジスタ（ｌａ）はＯＮし、上記Ｎチ
ャンネル型ＭＯＳトランジスタ（ｌｂ）はＯＦＦする。
そうすると、上記スイッチング素子（１）の出力電圧は
上記Ｐチャンネル型ＭＯＳトランジスタ（ｌａ）のドレ
インには外部供給電源ＶＤＤ（５）が接続されているの
でＶＤＤ となる。また、遅延回路である上記Ｃ−ＭＯ
Ｓトランジスタ（２ａＬ （２ｂ）ｔ （２Ｃ），
（２ｄ）はインバータ動作を行ない遅延する。そして、
その出力電圧は、遅延回路の最終段に接続されているＣ
−ＭＯＳトランジスタ（２ｄ）のＰチャンネル型ＭＯ８
トランジスタのドレインには外部供給電源Ｙｅｓ（９ｄ
）が接続されているのでＶＧＳとなる（第４図（Ｃ））
。その結果、上記高電圧出力Ｎチャンネル型ＭＯ８トラ
ンジスタ（３ａ）のゲート電位は、最初、上記電送路を
通過したＶＤＤなる。
上記Ｐチャンネル型ＭＯＳトランジスタ（ｌａ）のドレ
インには外部供給電源ＶＤＤ（５）が接続されているの
でＶＤＤ となる。また、遅延回路である上記Ｃ−ＭＯ
Ｓトランジスタ（２ａＬ （２ｂ）ｔ （２Ｃ），
（２ｄ）はインバータ動作を行ない遅延する。そして、
その出力電圧は、遅延回路の最終段に接続されているＣ
−ＭＯＳトランジスタ（２ｄ）のＰチャンネル型ＭＯ８
トランジスタのドレインには外部供給電源Ｙｅｓ（９ｄ
）が接続されているのでＶＧＳとなる（第４図（Ｃ））
。その結果、上記高電圧出力Ｎチャンネル型ＭＯ８トラ
ンジスタ（３ａ）のゲート電位は、最初、上記電送路を
通過したＶＤＤなる。
またこの時、上記コンデンサ（力も充電される。そして
、ちょうど充電された頃に上記遅延回路によりＹｅｓが
遅延して出力され、上記コンデンサ（７）の容量結合に
よシ上記高電圧出力Ｎチャンネル型ＭＯＳトランジスタ
（３ａ）のゲート電位はＶＤＤ＋Ｙｅｓになる（第４図
（ｂ） ）。更に、上述したゲ−ト電位がＶＤｖ＋Ｖａ
ｓになると上記Ｐチャンネル型ＭＯＳ トランジスタ（
ｌａ）の方が電位が低くなるので、このソース側にも電
位が印加され、上記ソースを破壊する恐れがある。その
ために、上記ダイオードを挿入することによシ、この逆
電圧が上記ソースに印加されるのを防止する。また、上
記高電圧出力Ｎチャンネル型ＭＯＳ トランジスタ（３
ａ）のゲートに印加された電圧ＶＤＤ＋ＶＧＳはディス
チャージされて、その結果、ｖＤＤで一定になる（第４
図（ｂ））。また、この時の出力電流も、上記ゲート電
位の増減に比例して、上記ゲート電位がＶＤＤ＋ＶＧ３
になった時には出力成流も増加しＩＤＤ＋ＩＧＳになり
、上記ゲートｔ位がＶＤＤになると上記出力電流もＩＤ
になる。第４図（ｄ）。次に、人力電圧がＶＤＤになる
と、最初の状態と同様にすべて零Ｋなる。
、ちょうど充電された頃に上記遅延回路によりＹｅｓが
遅延して出力され、上記コンデンサ（７）の容量結合に
よシ上記高電圧出力Ｎチャンネル型ＭＯＳトランジスタ
（３ａ）のゲート電位はＶＤＤ＋Ｙｅｓになる（第４図
（ｂ） ）。更に、上述したゲ−ト電位がＶＤｖ＋Ｖａ
ｓになると上記Ｐチャンネル型ＭＯＳ トランジスタ（
ｌａ）の方が電位が低くなるので、このソース側にも電
位が印加され、上記ソースを破壊する恐れがある。その
ために、上記ダイオードを挿入することによシ、この逆
電圧が上記ソースに印加されるのを防止する。また、上
記高電圧出力Ｎチャンネル型ＭＯＳ トランジスタ（３
ａ）のゲートに印加された電圧ＶＤＤ＋ＶＧＳはディス
チャージされて、その結果、ｖＤＤで一定になる（第４
図（ｂ））。また、この時の出力電流も、上記ゲート電
位の増減に比例して、上記ゲート電位がＶＤＤ＋ＶＧ３
になった時には出力成流も増加しＩＤＤ＋ＩＧＳになり
、上記ゲートｔ位がＶＤＤになると上記出力電流もＩＤ
になる。第４図（ｄ）。次に、人力電圧がＶＤＤになる
と、最初の状態と同様にすべて零Ｋなる。
本実施例のように構成した場合には、従来電源竃圧の増
減により制御していた出力電流を、遅延回路を付加して
容量結合を利用することにより制御でき、従って、電源
電圧を変化させずに出力電流を増加させることができる
。また、スイッチング素子にダイオードを挿入したこと
Ｋより、逆方向に電圧が印加されても素子が破壊されな
い。
減により制御していた出力電流を、遅延回路を付加して
容量結合を利用することにより制御でき、従って、電源
電圧を変化させずに出力電流を増加させることができる
。また、スイッチング素子にダイオードを挿入したこと
Ｋより、逆方向に電圧が印加されても素子が破壊されな
い。
以上詳述した実施例においては、スイッチング素子及び
遅延回路にＣ−ＭＯＳトランジスタを用いたが、これは
第２図（ａ）乃至（Ｃ）に示すようにバイボーラＫより
構成してもかまわないし・ＭＯＳ トランジスタとバイ
ボーラとを混在させてもかまわない。
遅延回路にＣ−ＭＯＳトランジスタを用いたが、これは
第２図（ａ）乃至（Ｃ）に示すようにバイボーラＫより
構成してもかまわないし・ＭＯＳ トランジスタとバイ
ボーラとを混在させてもかまわない。
本発明は、以上説明してきたように、スイッチング素子
に一方向に電圧を印加するような整流素子を挿入し、直
列に接続された遅延回路とコンデンサをスイッチング素
子と出力用スイッチング素子の間を接続する信号伝送路
Ｋ並列に接続するように構成したことにより、出力回路
の立上げ時に電源電圧を変化させずに出力電流を増加さ
せることができる。
に一方向に電圧を印加するような整流素子を挿入し、直
列に接続された遅延回路とコンデンサをスイッチング素
子と出力用スイッチング素子の間を接続する信号伝送路
Ｋ並列に接続するように構成したことにより、出力回路
の立上げ時に電源電圧を変化させずに出力電流を増加さ
せることができる。
第１図は本発明の第１の実施例を示す駆動装置のブロッ
ク図、第２図（ａ）乃至（Ｃ）は同装置の中のスイッチ
ング素子の回路図、第３図は同装置をＭＯＳトランジス
タで構成した場合の回路図、第４図はそのタイミングチ
ャート図、第５図は従来の駆動装置の回路図、第６図（
ａ）乃至（Ｃ）はそのタイミングチャート図である。 ｌ・・・スイッチング素子１ １ａ・・・Ｐチャンネル型ＭＯ８トランジスタ、ｌｂ・
・・Ｎチャンネル型ＭＯＳトランジスタ、２・・・遅延
回路、 ２ａ，２ｂ， ２ｃ，２ａ・−・ｃ−ＭＯ８トランジ
スタ、 ３・・・出力用スイッチング素子１ ３ａ・・・高電圧出力Ｎチャンネル型ＭＯＳトランジス
タ、 ７・・・コンデンサ、 ８・・・ダイオード、 １０・・・信号伝送路。 代理人 弁理士 則 近 憲 右 同 竹 花 喜久男 Ｃ（１） 第 閃 （ｂ） （Ｃ） 不 口 第 図
ク図、第２図（ａ）乃至（Ｃ）は同装置の中のスイッチ
ング素子の回路図、第３図は同装置をＭＯＳトランジス
タで構成した場合の回路図、第４図はそのタイミングチ
ャート図、第５図は従来の駆動装置の回路図、第６図（
ａ）乃至（Ｃ）はそのタイミングチャート図である。 ｌ・・・スイッチング素子１ １ａ・・・Ｐチャンネル型ＭＯ８トランジスタ、ｌｂ・
・・Ｎチャンネル型ＭＯＳトランジスタ、２・・・遅延
回路、 ２ａ，２ｂ， ２ｃ，２ａ・−・ｃ−ＭＯ８トランジ
スタ、 ３・・・出力用スイッチング素子１ ３ａ・・・高電圧出力Ｎチャンネル型ＭＯＳトランジス
タ、 ７・・・コンデンサ、 ８・・・ダイオード、 １０・・・信号伝送路。 代理人 弁理士 則 近 憲 右 同 竹 花 喜久男 Ｃ（１） 第 閃 （ｂ） （Ｃ） 不 口 第 図
Claims (3)
- （１）一方向に電圧を印加するスイッチング素子と、こ
のスイッチング素子の出力端に直列に接続されている信
号伝送路と、上記信号伝送路に並列に接続されコンデン
サがその出力端に直列に接続されている遅延回路と、上
記信号伝送路に入力端が接続されている出力用スイッチ
ング素子とを有することを特徴とする駆動装置。 - （２）上記スイッチング素子がプラス又はマイナスの入
力電圧を印加することによって導通させる第１のトラン
ジスタ手段と、その逆特性の第２のトランジスタ手段と
、上記第１及び第２のトランジスタ手段を直列に接続し
その接続点に接続された出力と、上記第１及び第２のト
ランジスタ手段の間に接続された整流手段とを有するこ
とを特徴とする請求項第１項記載の駆動装置。 - （３）上記遅延回路が直列に接続された少なくとも１つ
のＣ−ＭＯＳトランジスタであることを特徴とする請求
項第１項記載の駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5783389A JPH02238709A (ja) | 1989-03-13 | 1989-03-13 | 駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5783389A JPH02238709A (ja) | 1989-03-13 | 1989-03-13 | 駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02238709A true JPH02238709A (ja) | 1990-09-21 |
Family
ID=13066948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5783389A Pending JPH02238709A (ja) | 1989-03-13 | 1989-03-13 | 駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02238709A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7868680B2 (en) | 2006-09-06 | 2011-01-11 | Panasonic Corporation | Semiconductor input/output control circuit |
-
1989
- 1989-03-13 JP JP5783389A patent/JPH02238709A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7868680B2 (en) | 2006-09-06 | 2011-01-11 | Panasonic Corporation | Semiconductor input/output control circuit |
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